相锁环

设计和模拟模拟相锁环（PLL）系统

设计一个从基本基础块或参考架构家族开始的PLL系统。模拟和分析PLL系统以验证关键性能指标，直到达到系统规范为止。

您可以首先提供每个基础块的规格和障碍，然后将块连接到模拟不同的PLL体系结构模型（自下而上的方法）。另外，您可以从典型的PLL体系结构的完整系统级模型开始，并自定义这些模型以满足您的系统规格（自上而下的方法）。

利用Measurements and Testbenches在整个设计过程中，在存在瑕疵的情况下验证块和整个系统的规格。

块

Building Blocks

电荷泵	Output a current proportional to the difference in duty cycle between two input ports
循环过滤器	型号第二，三阶或四阶被动环滤波器
PFD	相/频率检测器比较两个信号之间的相位和频率
VCO	电压控制振荡器
环振荡器VCO	模型环振荡器VCO
Single Modulus Prescaler	整数时钟分隔线，分配输入信号的频率
双模量预定器	整数时钟分隔符，两个分隔比
Fractional Clock Divider with Accumulator	将输入信号频率除以分数数的时钟分隔线
DSM的分数时钟分隔器	Delta Sigma Modulator based fractional clock divider

参考体系结构

与累加器的分数N PLL	基于累加器的分数N PLL架构的频率合成器
带有Delta Sigma调制器的分数N PLL	基于Delta Sigma调制器的频率合成器基于分数N PLL体系结构
带有双模量预定器的整数N PLL	基于双模量预拉的整数N PLL体系结构的频率合成器
整数N PLL，带有单模量预定器	基于单模预拉的整数N PLL体系结构的频率合成器

Topics

设计和评估简单的PLL模型
此示例显示了如何使用参考体系结构设计简单的相锁环（PLL）并使用PLL TestBench进行验证。

特色示例

使用数据表规范的PLL设计和验证

使用混合信号阻滞™对商业现成的整数N相锁环（PLL）建模，其双模量预定器在4 GHz左右。您可以验证PLL性能，包括相位噪声。

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PLL输出处的相位噪声

预测相锁环（PLL）的输出处的相位噪声，使用PLL测试板模拟PLL，并将仿真结果与理论预测进行比较。

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电路设计细节会影响PLL性能

使用线性电路向导块评估the effect of loop filter circuit design details on the performance of a phase-locked loop.

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使用环形设计调子循环循环

Tune the components of a passive loop filter to improve the loop bandwidth of a phase-locked loop (PLL) system. To obtain a desired loop frequency response, this example computes the loop filter parameters using the fixed-structure tuning methods provided in the Control System Toolbox™ software. The PLL system is modeled using a reference architecture block from the Mixed-Signal Blockset™ library.

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数字相锁定循环

使用混合信号模块™建模数字相位锁定循环。在数字相锁定环中，通过数字转换器（TDC）的时间执行相位检测，通过数字过滤器进行环滤波，振荡器是数字控制的振荡器（DCO）。该示例演示了TDC的行为模型，使用DSP Systen Toolbox™的BiquadFilter作为数字环路滤波器，并使用来自混合信号模块的VCO和DAC来对DCO进行建模。

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