主要内容
优化
资源使用，时钟速度，芯片面积，延迟
滤波器设计HDL编码器™提供滤波器优化选项，以提高速度或区域硬件实现所生成的HDL代码。默认的过滤器实现是一个包含乘数的完全并行架构。使用这些优化来修改你的过滤器在HDL中的实现:
管道寄存器-参见通过流水线提高过滤器性能。
部分或完全串行架构-参见速度与区域的权衡。
分布式算术(DA)体系结构-参见FIR滤波器的分布算法,
标准符号数字(CSD)或分解的CSD技术-参见CSD优化系数乘数。
功能
hdlfilterdainfo |
用于滤波器架构的分布式算法信息 |
hdlfilterserialinfo |
过滤器架构的串行分区信息 |
属性
| 高密度脂蛋白优化性能 | 优化生成的HDL代码的速度或面积 |
主题
指定滤波器的并行、串行、部分串行和级联架构。了解由这些选择产生的优化权衡。
利用分布式算法实现FIR滤波器的有效乘累加电路。
描述级联过滤器的架构选项：串行，分布式算术和并行。
使用规范符号数字(CSD)或分解CSD技术来优化乘数操作。
通过生成管道寄存器来优化生成的过滤代码以提高速度。
全局优化以及如何处理优化后的HDL代码与原始设计之间的数值差异。
设计一个优化的FIR滤波器，为滤波器生成Verilog代码，并使用生成的测试台架验证Verilog代码。
特色的例子
您也可以从以下列表中选择一个网站:
