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英国宇航系统公司(BAE Systems)实现软件定义无线电开发时间减少80%

挑战

开发一个军事卫星通信的标准特别提款权波形

解决方案

使用仿真万博1manbetx软件和Xilinx系统发电机快速设计、调试和为一个特别提款权信号处理链自动生成代码

结果

  • 项目开发时间减少了80%
  • 发现的问题和消除更快
  • 时钟和接口简化

”花了645个小时为一个工程师多年的硬件描述语言(VHDL)编码经验手工编写一个功能齐全的特别提款权波形用我们传统的设计流程。第二个工程师经验有限完成同一个项目使用仿真软件和Xilinx系统发电机少于46个小时。”万博1manbetx

大卫博士Haessig, BAE系统公司
定制板中使用的传统设计工作流。

美国军方将花费超过10亿美元在软件定义无线电(SDR)技术在未来几年内,以确保更好的沟通和军队之间的互操作。来满足需求,国防承包商正在探索改进设计方法快速发展的多模、多波段、多功能无线设备,可以重新配置与软件更新。

长在特别提款权的前沿技术,BAE系统公司传统上使用一个设计流程,依靠手动fpga硬件描述语言(VHDL)®。然而最近,BAE系统公司看到了一个机会来评估该方法与基于模型的设计使用MathWorks和Xilinx®工具。运行两个特别提款权波形并行开发工作,他们发现模型万博1manbetx®和Xilinx系统发电机大大减少了开发时间。

“使用仿真软件万博1manbetx,我们完成了所有模型的仿真和调试中,它是更容易、更快捷,之前与Xilinx系统自动生成的代码生成器,”大卫·Haessig博士解释说,高级技术人员在BAE系统公司的成员。“因此,我们演示了超过10比1减少时间开发一个软件定义无线电的信号处理链。这真的说明了提高特别提款权发展生产应用的潜力。”

挑战

BAE系统公司是负责开发一个军用标准(mil - std - 188 - 165 - a)卫星通信实现波形的一个命令,控制,通信,计算机,情报,监视和侦察(C4ISR)收音机。同时,英国宇航系统公司(BAE Systems)试图评估一个新的设计流程减少开发时间。

公司将同时运行两个发展下使用传统设计流程,另一个使用基于模型的设计工具。确保公平的比较,每个努力将使用一组等价的核。并行运行这两个项目将使英国宇航系统公司(BAE Systems)直接评估现有方法与基于模型的设计在一个真实的项目。

解决方案

与赛灵思公司合作,BAE系统公司应用基于模型的设计使用仿真软件和Xilinx系统发电机设计和部署一个mil - std - 188特万博1manbetx别提款权波形比用手动的方法快10倍。

并发与努力,罗伯特•瑞吉斯BAE系统公司工程师有超过15年的硬件描述语言(VHDL)和软件的经验,领导了一个单独的项目使用传统设计流程。在这个项目中,瑞吉斯手工编码的硬件描述语言(VHDL)基于需求和规范开发系统工程在不同的阶段。

项目涉及基于模型设计,安德鲁•Comba BAE系统公司的系统工程师,首先开发了一个模型特别提款权发射机和接收机的仿真软件。万博1manbetx他加速模型开发通过合并块通信工具箱™,包括一个爬行者,微分编码器,Reed-Solomon编码器,矩阵分界,卷积编码器,正交幅度调制(QAM)调制器。

Comba递给仿真软件模型去Xil万博1manbetxinx工程师肖恩·加拉格尔和波形规范的副本。加拉格尔,他开始这个项目,没有重要的通信系统的经验,准备自动代码生成的模型使用Xilinx系统发电机用Xilinx阻塞标准模型。万博1manbetx

使用数据可视化模拟和验证后更新的模型范围和误比特率米,加拉格尔Xilinx系统使用生成器和Xilinx ISE自动生成硬件描述语言(VHDL)特别提款权的代码并将其部署到一个FPGA进行测试。

“因为设计是完全使用模型模拟和验证,当下载到FPGA,特别提款权立即实现工作,“Haessig指出。

基于这个项目最初的努力的成功,BAE系统公司已开始与MathWorks共同努力,弗吉尼亚理工大学,Xilinx, Zeligsoft改善波形的可移植性。这个小组正在开发一个接口,使代码生成的仿真软件编码器™或Xilinx系统发电机直接纳入软件通信体系结构(SCA)收音机。万博1manbetx

结果

  • 项目开发时间减少了80%。“使用仿真软件万博1manbetx和Xilinx系统发电机我们设计并开发了特别提款权的信号处理链,实现了开发时间,减少10比1”Haessig说。“整个项目的时间,包括硬件集成和实验室测试,降低了超过4倍。”

  • 发现的问题和消除更快。“基于模型的设计,直接连接到仿真软件模型生成的代码。万博1manbetx这迫使开发人员捕获所有所需的波形细节模型中,“Haessig指出。”结果,错误在设计流程的早期发现和删除在建模阶段,在硬件描述语言(VHDL)行为测试阶段不迟,可困难和耗费时间。”

  • 时钟和接口简化。传统的设计流程需要工程师手动生成所有时钟时间和仔细检查每个组件的规范和接口要求的波形。Haessig指出,“与仿真软件和Xili万博1manbetxnx系统发电机,所有必要的时钟信号,自动生成和组件很容易连接,没有研究规范细节关于控制表,时间,和其他的选择。”

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