AXI经理

使用JTAG-based AXI经理访问连接到FPGA的记忆。在FPGA, Xilinx®DDR内存控制器和布拉姆访问DDR控制器存在记忆和布拉姆,分别。这些内存控制器提供一个AXI4下属接口读写操作由FPGA中的其他组件。JTAG-based AXI管理器提供了一个阿喜管理器组件,您可以用它来访问任何AXI下属在FPGA ip。这个例子演示了如何将AXI经理IP集成到一个Xilinx Vivado®项目以及如何从DDR内存读写数据使用MATLAB®和布拉姆。这个例子使用Vivado模拟器模拟设计,然后程序FPGA和MATLAB的执行读写操作控制台。

使用高密度脂蛋白编码器™IP核心代工作流开发参考设计Xilinx®部分不使用嵌入式ARM®处理器出席,但仍然利用高密度脂蛋白编码器生成AXI接口控制设计测试(DUT)。下面的例子使用了高密度脂蛋白校验™AXI经理IP访问HDL编码器生成从MATLAB®DUT寄存器。或者,您可以使用Xilinx JTAG AXI主人访问DUT寄存器使用Vivado®Tcl通过编写Tcl控制台命令。Xilinx的JTAG AXI大师,您必须创建一个自定义参考设计。在Xilinx FPGA设计实现Kintex®7 KC705董事会。

使用基于以太网的阿喜经理访问外部存储器连接到一个FPGA。这个示例还展示了如何:

使用基于以太网的阿喜经理访问内部和外部的记忆FPGA通过不同的UDP端口。在Xilinx FPGA®DDR内存控制器和布拉姆访问DDR控制器存在记忆和布拉姆,分别。这些内存控制器提供一个AXI4奴隶接口读写操作由FPGA中的其他组件。基于以太网的AXI经理提供了一个阿喜manager组件,您可以使用它来访问AXI下属在FPGA ip。这个例子演示了如何将基于以太网的阿喜经理集成到一个Xilinx Vivado®项目以及如何读写DDR内存和使用MATLAB®布拉姆。

使用阿喜经理/ PCI Express®(作为PCIe)来访问外部存储器连接到一个FPGA。FPGA包括Xilinx®DDR内存控制器用于访问DDR内存。这个内存控制器提供了一个AXI4奴隶接口读写操作由FPGA中的其他组件。作为PCIe AXI管理器提供了一个AXI管理器对象,您可以使用它们来访问任何内存映射在FPGA中的位置。这个例子展示了如何将作为PCIe AXI经理集成到一个Xilinx Vivado®项目和读写数据的DDR内存使用MATLAB®。

展示了如何使用一个基于以太网的AXI经理访问外部存储器和Xilinx FPGA ip®Zynq®-7000 ZC706板/以太网。在Xilinx Zynq-based设计,MATLAB®作为AXI经理和与外部存储器通信控制器和FPGA ip通过AXI Lite接口通过使用用户数据报协议(UDP)服务器处理系统(PS)。这个框图显示主机之间的通信和Xilinx zynq - 7000板/以太网。