高密度脂蛋白编码器

生成硬件描述语言(VHDL)和Verilog代码FPGA和ASIC设计

高密度脂蛋白编码器™使高层设计fpga, soc,和asic通过生成便携、synthesizable Verilog^®和硬件描述语言(VHDL)^®从MATLAB代码^®函数,仿真软件万博1manbetx^®模型和Stateflow^®图表。您可以使用FPGA编程生成的HDL代码,ASIC原型和生产设计。

HDL编码包含一个工作流顾问,自动化在Xilinx原型生成的代码^®,英特尔^®,微芯片董事会和生成ASIC和FPGA IP核心工作流。你可以优化速度和面积,突出关键路径,并生成资源利用合成之前估计。高密度脂蛋白编码器提供了你的模型之间的可溯性模型和生成的Verilog和VHDL代码,使代万博1manbetx码验证高度集成应用程序的坚持做- 254和其他标准。