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regN
用于寄存器值转移的时序模型
SoC块集/内存
的注册通道块为处理器和硬件逻辑之间的寄存器值传递提供了一个定时模型。寄存器通道表示通过公共配置总线在处理器和硬件IP之间的数据路径。将块配置为包含一个或多个寄存器,如果处理器写入寄存器,则将每个寄存器的方向配置为write,如果处理器从它读取寄存器,则将其方向配置为read。
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每个寄存器分配一个端口对:一个输入和一个输出。您可以将处理器配置为写入器或读取器。如果寄存器是读寄存器,则输入来自硬件(HW)端。如果寄存器是写寄存器,则输入来自软件(SW)端。缺省情况下,第n个注册端口命名为regN.您可以通过单击更改注册名称编辑在寄存器参数对话框。
N
输入端口的数量取决于寄存器表中寄存器的数量。
每个寄存器分配一个端口对:一个输入和一个输出。您可以将处理器配置为写入器或读取器。如果将寄存器配置为读寄存器,则输出将进入软件(SW)端。如果寄存器是写寄存器,则输出到硬件(HW)端。缺省情况下,第n个注册端口命名为regN.您可以通过单击更改注册名称编辑在寄存器参数对话框。
输出端口的数量取决于寄存器表中寄存器的数量。
寄存器
这个参数包括一个表,其中每一行对应于IP中的一个寄存器。编辑表以添加或编辑寄存器配置,最多32个寄存器。
对于每个寄存器,您可以编辑以下值:
注册的名字—指定注册表名称。这将改变该寄存器的输入和输出端口。
方向——选择写如果处理器写入寄存器。选择读如果处理器读取寄存器。
写
读
数据类型—选择该寄存器的数据类型。万博1manbetx支持的数据类型有
单
int8
uint8
int16
uint16
int32
int64
uint32
uint64
布尔
fixdt (1 16 0)
fixdt(1, 16日2 ^ 0,0)
不动点
维-选择寄存器的矢量大小。默认值为1。
寄存器写入样本时间
-1
这个采样时间表示硬件端的时钟周期。输入离散块或可配置子系统的双元素向量,以指定偏移时间。第一个元素是采样时间,第二个元素是偏移时间。例如,[1.0 0.1]项指定了1.0秒的采样时间和0.1秒的偏移量。如果没有指定偏移量,则默认偏移量为零。
当值为-1,块从模型继承它的样本时间值。
请注意
当方向的值写,它意味着软件是编写者,硬件是读者,但是寄存器写入样本时间确定信号在硬件端的采样时间。
提出了一种利用SoC块集设计硬件逻辑(FPGA)与嵌入式处理器之间数据路径的系统方法。应用程序通常被划分为硬件逻辑和片上系统(SoC)设备上的嵌入式处理器之间,以满足吞吐量、延迟和处理需求。您将设计和模拟整个应用程序,包括FPGA和处理器算法,内存接口和任务调度,以满足系统需求。然后,您将通过从模型生成代码并在SoC设备上实现来验证硬件上的设计。
要为您的设计自动生成HDL代码并在SoC设备上执行,请使用SoC建设者工具。看到生成SoC设计.
内存通道|内存流量发生器|内存控制器
有一个对应于MATLAB的代码:
把它扔进introduciéndolo然后把它扔进MATLAB。Los navegadores web no admit comandos de MATLAB。
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