HDL验证者

prueba yverificacióndeverilogy vhdl con simuladores hdl y placas de fpga

HDL Verifier™渗透性谓词Y VerificardiseñosVerilog®y vhdl.®Para FPGA,ASIC Y SoC。Puede Verificar RTL Con Actiono A Bancos de Pruebas Que Se Ejecutan en Matlab®o模万博1manbetx型®mediante la cosimulación con an simulador HDL。要想在硬件上实现HDL,必须在FPGA和SoC的基础上进行验证。

HDL验证者Proporciona Herramientas Para Depurar Y Probar ImpilesAciones de FPGA en Placas Xilinx®英特尔®.在硬件上,可以使用MATLAB参数来记录注册信息diseños。有可能插入在diseños y建立条件的activación para cargar señales内部的MATLAB para su visualización y análisis。

HDL验证属模型verificación para uso的普鲁士银行的RTL,包括巴西的银行metodología的verificación通用(UVM)。在模拟的形式中,这些模型可以使用programación的系统verilog (DPI)接口。

Comience:

Cosimulacióndehdl.

Verifique Que Las ImportaionesdeCódigoHDLCoincidanConLos Algoritmos de Matlab Y Los ModelOS de Simulink。万博1manbetx

Depuraciónyverificacióndediseñosde Sistemas

Utelice Bancos de Pruebas de Sistemas y Modelos de Regherencia en Matlab Y万博1manbetx Simulink Paraiger Que ElCódigoVerilog o VHDL Cumpla LAS Qeesfificaciones Funciones。Verifiquediseñosmediante matlab o si万博1manbetxmulink con los simuladores cadence®敏锐的®y xcelium™o los simuladores导师图形®MODELEIM®y questa.®

VerificacióndeMockosde Simu万博1manbetxlink ConCosimulacióndeHDL。

IntegracióndeCódigoHDL存在

IncorporeCódigoHDL Heredado O de Terceros en Algoritmos de Matlab O Modelos de Si万博1manbetxmulink Para Realizar UnaSimulaciónAeIvel de Sistema。使用el asistente decosimulaciónpara importarautomáticamentecódigoverilog o VHDL Y Conectar Con Simuladores HDL de Mentor Graphics O Cadence。

Importación的VHDL和Verilog的协助cosimulación。

MedicióndaCoberturadelCódigoHDL

Evalúe y perfeccione的银行的pruebas的Simulink中位数的结果万博1manbetx是在这里的análisis的cobertura的código y的depuradores的código的模拟交互的Mentor Graphics和Cadence HDL。我们在这里建立了一个非常有效的拟合脚本。

entenencióndeestadísticasde cobertura decódigoconcosimulación。

Generación de componentes UVM y SystemVerilog

Exporte Algoritmos de Matlab O Modelos de 万博1manbetxSimulink A Entornos deVerificacióndeHDL,包含LOS de Synopsys®,Cadence Y导师图形。

Ferensaciónde组件UVM

Genere bancos de UVM completos de la metodología de verificación universal (UVM)一个Simulink模型的一部分。万博1manbetx产品种类为verificación como secuencias UVM,结果面板为diseños sometidos a pruebas (DUT) e incorpórelos en pruebas de producción。

Entorno uvm paralaverificaciónunccional。

Generación de componentes SystemVerilog DPI

Genere Componentes SystemVerog DPI A Partlab O Subsistemas De Simulink A Modo de Model万博1manbetxos de Comportamiento Para Su Uso en Entornos deVerificaciónUniCate,Como Synopsys VCS®,Cadence Incisive O Xcelium Y导师图形模型IM Questa。

Generación de componentes SystemVerilog。

Aserciones SystemVerilog

所有的验证系统都是在Simulink的模型中验证的。万博1manbetx使用aserciones generadas para garantizar una validación sistemática del comportamiento del diseño在Simulink和万博1manbetxsu entorno de verificación de producción。

FirsacióndeCódigoa partil de联合国Bloque deAserción。

VerificaciónSasadaen硬件

y验真alloritmos en placas de fpga conectadas a entornos de pruebas de matlab o simulink。万博1manbetx

pruebas fpga-in-the loop

在MATLAB和Simulink中可能实现HDL,而在FPGA中可能实现。万博1manbetx具体支持主机automáticamente FPGA Xilinx,英特尔®Y微笑®a través de以太网,JTAG和PCI Express®

VerificaciónFPGA-in-in-Loop Con Placas de FPGA。

捕捉FPGA的数据

Captureseñalesdaltavelocidad a partir dediseñosque se ejecutan en Una fpga ycárguelasautomáticamenteen matlab para suVisualizizaciónyanálisis。Analice lasseñalesen todo sudiseñoparaverificar el comportamiento esperado o InvestgarAnomalías。

捕获señales y carga en MATLAB para su análisis。

对演讲/手稿的回忆

Acceda A Ubicaciones de La Memoria Interna Desde Matlab ATravésdeJTAG,以太网o PCI Express Mediante LaInsercióndeNE核心IP De Mathworks en LosDiseñosde FPGA。Pruebe Algoritmos de FPGA Mediante El Acceso De Lectura O Escritura A Registros Axi Y Transfiera Archivos Voluminosos deSeñalesoimágenesentre matlab y las Ubicaciones de Memoria Interna。

Acceso A Ubicaciones de Memoria Interna Desde Matlab。

Integración con HDL编码器

自动las区域的verificación de HDL usando HDL验证器的HDL编码器™。

Automatización de la cosimulación de HDL

unaVerificacióniomatizadadelcódigoVerilog o VHDL Generado Por高密度脂蛋白编码器directamente desde la herramienta HDL工作流顾问。

Generación的一个模型cosimulación的HDL媒介HDL工作流Advisor。

AutomatizaCióndeLasPruebasde FPGA

Lleve A Cabo LaVerificacióndewarderapandebancosde Pruebas de Matlab o Simulink Medi万博1manbetxante LaGeneraciónduberjosde Bits de FPGA ATravésdeLoyalciónConHerramientasde Desarrollo de Xilinx,Intel Y Microsemi。AñadaPuntosde Prueba a los modelos de si万博1manbetxmulink para capturarseñalesycárguelosen matlab para suVisualizizaciónyanálisis。

FervenacióndeNoModelo de FPGA-In-Loop Mediante HDL工作流程顾问。

Banco de Pruebas de Systemverilog DPI

有一家系统仿真系统的银行是一个在generación código HDL中模拟的模型的一部分。万博1manbetxVerilog el código Verilog o VHDL generado mediante el banco de pruebas con simuladores de HDL故事como Synopsys VCS, Cadence incistive o Xcelium, Mentor Graphics ModelSim o Questa和Xilinx Vivado。

GeneraCiónde组件DPI Con HDL编码器。

Generación de TLM 2.0

Genere Modelos de nivel detransacción兼容康涅狄格州Con Ieee®1666 SystemC™TLM 2.0 DESDE S万博1manbetxIMULINK。

prototipos Virtuales.

虚拟系统系统接口TLM 2.0是虚拟系统平台的模拟模型。

Creación虚拟平台的可弹射部分的模型的Simulink。万博1manbetx

Compatibilidad con IP-XACT

个人LAS接口TLM DE LOS COMPONSES Que Genere Mediante LaImportacióndeChivosXML IP-XACT™。UN Generador de TLM Para Wenerar Archivos IP-XACT ConInformAcióndAsignaciónteneMulinkY LOS万博1manbetx Componentes TLM Generados。

Weneracióndeachivosip-xact a partir de modelos de simu万博1manbetxlink。

Funcionicaladesmás重新获得

Ferensaciónde组件UVM

Genere组件UVM de Secuencia O de Cuadro de Mando ConParámetrosajustables

Ferensaciónde组件UVM

Soporte para tipos de datos de bus没有虚拟,complejos y enumerados de simulink万博1manbetx

Captura de Datos.

Mejora del Rendimiento Cuando SeUterizanmásde Cuatro Ventanas de Captura

MATLAB AXI主

Realice Operaciones de Lectura Y Escritura Axi4Travésde以太网Para Xilinx Zynq-7000 SoC ZC706评估套件Y Avnet Zedboard

咨询Las.Notas de laVersión对函数的详细描述与函数的对应。