HDL验证者
prueba yverificacióndeverilogy vhdl con simuladores hdl y placas de fpga
HDL Verifier™渗透性谓词Y VerificardiseñosVerilog®y vhdl.®Para FPGA,ASIC Y SoC。Puede Verificar RTL Con Actiono A Bancos de Pruebas Que Se Ejecutan en Matlab®o模万博1manbetx型®mediante la cosimulación con an simulador HDL。要想在硬件上实现HDL,必须在FPGA和SoC的基础上进行验证。
HDL验证者Proporciona Herramientas Para Depurar Y Probar ImpilesAciones de FPGA en Placas Xilinx®英特尔®.在硬件上,可以使用MATLAB参数来记录注册信息diseños。有可能插入在diseños y建立条件的activación para cargar señales内部的MATLAB para su visualización y análisis。
HDL验证属模型verificación para uso的普鲁士银行的RTL,包括巴西的银行metodología的verificación通用(UVM)。在模拟的形式中,这些模型可以使用programación的系统verilog (DPI)接口。
Comience:
Depuraciónyverificacióndediseñosde Sistemas
Utelice Bancos de Pruebas de Sistemas y Modelos de Regherencia en Matlab Y万博1manbetx Simulink Paraiger Que ElCódigoVerilog o VHDL Cumpla LAS Qeesfificaciones Funciones。Verifiquediseñosmediante matlab o si万博1manbetxmulink con los simuladores cadence®敏锐的®y xcelium™o los simuladores导师图形®MODELEIM®y questa.®.
IntegracióndeCódigoHDL存在
IncorporeCódigoHDL Heredado O de Terceros en Algoritmos de Matlab O Modelos de Si万博1manbetxmulink Para Realizar UnaSimulaciónAeIvel de Sistema。使用el asistente decosimulaciónpara importarautomáticamentecódigoverilog o VHDL Y Conectar Con Simuladores HDL de Mentor Graphics O Cadence。
MedicióndaCoberturadelCódigoHDL
Evalúe y perfeccione的银行的pruebas的Simulink中位数的结果万博1manbetx是在这里的análisis的cobertura的código y的depuradores的código的模拟交互的Mentor Graphics和Cadence HDL。我们在这里建立了一个非常有效的拟合脚本。
Ferensaciónde组件UVM
Genere bancos de UVM completos de la metodología de verificación universal (UVM)一个Simulink模型的一部分。万博1manbetx产品种类为verificación como secuencias UVM,结果面板为diseños sometidos a pruebas (DUT) e incorpórelos en pruebas de producción。
Generación de componentes SystemVerilog DPI
Genere Componentes SystemVerog DPI A Partlab O Subsistemas De Simulink A Modo de Model万博1manbetxos de Comportamiento Para Su Uso en Entornos deVerificaciónUniCate,Como Synopsys VCS®,Cadence Incisive O Xcelium Y导师图形模型IM Questa。
Aserciones SystemVerilog
所有的验证系统都是在Simulink的模型中验证的。万博1manbetx使用aserciones generadas para garantizar una validación sistemática del comportamiento del diseño在Simulink和万博1manbetxsu entorno de verificación de producción。
pruebas fpga-in-the loop
在MATLAB和Simulink中可能实现HDL,而在FPGA中可能实现。万博1manbetx具体支持主机automáticamente FPGA Xilinx,英特尔®Y微笑®a través de以太网,JTAG和PCI Express®.
捕捉FPGA的数据
Captureseñalesdaltavelocidad a partir dediseñosque se ejecutan en Una fpga ycárguelasautomáticamenteen matlab para suVisualizizaciónyanálisis。Analice lasseñalesen todo sudiseñoparaverificar el comportamiento esperado o InvestgarAnomalías。
对演讲/手稿的回忆
Acceda A Ubicaciones de La Memoria Interna Desde Matlab ATravésdeJTAG,以太网o PCI Express Mediante LaInsercióndeNE核心IP De Mathworks en LosDiseñosde FPGA。Pruebe Algoritmos de FPGA Mediante El Acceso De Lectura O Escritura A Registros Axi Y Transfiera Archivos Voluminosos deSeñalesoimágenesentre matlab y las Ubicaciones de Memoria Interna。
Automatización de la cosimulación de HDL
unaVerificacióniomatizadadelcódigoVerilog o VHDL Generado Por高密度脂蛋白编码器directamente desde la herramienta HDL工作流顾问。
AutomatizaCióndeLasPruebasde FPGA
Lleve A Cabo LaVerificacióndewarderapandebancosde Pruebas de Matlab o Simulink Medi万博1manbetxante LaGeneraciónduberjosde Bits de FPGA ATravésdeLoyalciónConHerramientasde Desarrollo de Xilinx,Intel Y Microsemi。AñadaPuntosde Prueba a los modelos de si万博1manbetxmulink para capturarseñalesycárguelosen matlab para suVisualizizaciónyanálisis。
Banco de Pruebas de Systemverilog DPI
有一家系统仿真系统的银行是一个在generación código HDL中模拟的模型的一部分。万博1manbetxVerilog el código Verilog o VHDL generado mediante el banco de pruebas con simuladores de HDL故事como Synopsys VCS, Cadence incistive o Xcelium, Mentor Graphics ModelSim o Questa和Xilinx Vivado。
prototipos Virtuales.
虚拟系统系统接口TLM 2.0是虚拟系统平台的模拟模型。
Compatibilidad con IP-XACT
个人LAS接口TLM DE LOS COMPONSES Que Genere Mediante LaImportacióndeChivosXML IP-XACT™。UN Generador de TLM Para Wenerar Archivos IP-XACT ConInformAcióndAsignaciónteneMulinkY LOS万博1manbetx Componentes TLM Generados。
Ferensaciónde组件UVM
Genere组件UVM de Secuencia O de Cuadro de Mando ConParámetrosajustables
Ferensaciónde组件UVM
Soporte para tipos de datos de bus没有虚拟,complejos y enumerados de simulink万博1manbetx
Captura de Datos.
Mejora del Rendimiento Cuando SeUterizanmásde Cuatro Ventanas de Captura
MATLAB AXI主
Realice Operaciones de Lectura Y Escritura Axi4Travésde以太网Para Xilinx Zynq-7000 SoC ZC706评估套件Y Avnet Zedboard
咨询Las.Notas de laVersión对函数的详细描述与函数的对应。