ActualizaciónSobrela Encermedad del Coronavirus 2019（Covid-19）

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Calendario e inscripcion

Pre-requisitos

万博1manbetxSimulink para Modelado de sistema Dinámicos(o万博1manbetxSimulink Paradiseñode sistemas deautomociónO.万博1manbetxSimulink para Diseño de Sistemas aeroespacales)。Conocimientos de programación en C y HDL。

Programación de Xilinx Zynq soc con MATLAB y S万博1manbetximulink

Este Curso de dosdíassecentraen desarrollar y configurar modelos en En El Entorno S万博1manbetximulink^®我在西林克斯的平台上^®Zynq^®-7000。El CursoEstáOriveadoa usuarios de simu万博1manbetxlink quequieran quieran，Validar Y DesplegarCódigoembebidoYCódigoHDLPara代码赛ñode软件/硬件Usando嵌入式编码器^®Y HDL编码器^™。

Temas包含：

Vista General de Zynq Y Entorno deConfiguración
介绍嵌入式编码器Y HDL编码器
Generacióndebloquesde propiedad intelectual（ip核心）y su despliegue
国际劳工组织4
VerificAciónde处理器 - 循环
这封信寄到aplicación，时间是真的
Integración de controladores de dispositivos
Diseno

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Prerrequisitos

Día1de 2
Vista General de Zynq Y Entorno deConfiguración	Objetivo:Configurar La PlataForma Zynq-7000 Y El Entorno de Matlab。 Vista General de Zynq-7000 Configuración de la plataforma y software Zynq Configuración del entorno MATLAB Comprobación de la conexión al hardware Zynq
介绍嵌入式编码器Y HDL编码器	Objetivo:配置模型的Simulink para genera万博1manbetxción de código嵌入式翻译código generado eficazmente。 Arquitectura de UnaAplicaciónembebida Generación de código ERT 模德的脏污 Estructuras de Datos En ElCódigoWenerado ConfiguracióndeNoModelo de Sim万博1manbetxulink ParaGeneracióndeCódigoHDL USO Del HDL工作流程顾问
Generacióndebloquesde propiedad intelectual（ip核心）y su despliegue	Objetivo:Uso de HDL工作流顾问para configurar un modelo de Simulink，一般cr万博1manbetxear código HDL y C, y desplegarlos在一个平台Zynq。 ConfiguracióndeFuniSemaaParaLógica可编程 Configuración del interfaz del target y periféricos Generacióndebloquesde propiedad intelectual eOtctionCiónConSDK Creación y despliegue del bitstream FPGA Generación y软件的空间模型 Ajuste deparámetros配置外部模式
USO de la Interfaz Axi4	Objetivo:USO de Varias Interfaces Axi Para LaComunicacióndeatosentre el sistema deprocesamientoylógica可编程。 Interfaz Axi. aplicaciones de axi4-lite Uso de AXI4-Stream Directiones del Rendimiento de Axi4
VerificAción处理器 - 循环	Objetivo:USO DE Processor-in-Loop Verificar El Algoritmo que seEstéejecutando sobre la platraforma zynq y perfali el tiempo deejecuciónntualgoritmo enproducción。 Flujo de trabajo processor -in- loop (PIL) sobre Zynq VerificaciónPilConUN MOLUDEO REFERECIADO Ejecución del código perfilando con PIL Consideraciones公益诉讼

Día 2 de 2
Interfaz de Datos EN UNAAPLICACIOóNENTIEMPO REAL	Objetivo:Uso de la interfaz UDP para transmit datos entre Si万博1manbetxmulink y una aplicación ejecutándose在真实时间的平台上。 Vista General de La Interfaz de Datos ConfiguracióndeLOSBLOQUESUDP Para LaTransmisióndeatos sincronizacióndeatosentre simu万博1manbetxlink y zynq 要考虑到这一点
IntegracióndeControwadoresde Discositivos	Objetivo:DesArrollar Interfaces De Controladores de Discositivos Para IntegrarPeriféricosen Sistemas de Procesado。你可以从你的性格中得出结论 UtilizaCiónde遗留代码工具 Interfaz GPIO. Compilación cruzada de los controladores
Diseño de Referencia Personalizado	Objetivo:向登记员提供个人资料diseños参考资料。动机可参考diseño个性化参考 CreacióndedenIP可重复使用Para Vivado diseñodeferencia 个性化的网站diseño参考请把你的个人资料登记在diseño参考资料上

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Calendario e inscripcion

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Fechas	Ubicacion	成语	Precio	inscripción.
10月10日 - 2020年11月11日	在线早上9点-下午5点，荷拉estándar欧洲中心	德国	1.950美元

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