高密度脂蛋白验证器
测试器和vérifier du code Verilog和VHDL avec des simulateurs HDL et des cartes FPGA
HDL验证器™ 你是设计验证工程师吗®et VHDL®使用FPGA、ASIC和SoC。您可以下载vérifier代码RTL在测试平台exécutés通过MATLAB®ou 万博1manbetxSimulink®在协同仿真中使用模拟器HDL。Ces mêmes测试工作台être utilisés avec des cartes de développement FPGA和SoC pour vérifier les implémentations HDL sur le硬件。
硬件描述语言验证器（HDL验证器），用于根据cartes Xilinx的FPGA实施测试®et英特尔®．您可以使用MATLAB pour écrire et lire des register mappés en mémoire用于测试您在硬件上的设计。你们可以在insérer的设计中使用sondes，在définir的条件中使用déclenchement的afin de réaliser在MATLAB的可视化和分析中使用signaux内部收费。
HDL Verifier génère des modèles de vérification utilisables dans des test bench RTL, y组成测试平台UVM(通用验证方法)。Ces modèles s'exécutent native dans les simulateurs qui supp万博1manbetxort l'interface SystemVerilog DPI (Direct Programming Interface)。
En savoir plus:
Débogage et vérification des des des des des des des des des des des des deséme
利用测试台系统和MATLAB和Simulink模拟软件验证VHDL代码是否符合辅助规范。Vérifiez vos利用MATLAB ou Simulink 万博1manbetxavec les Simulator Cadence进行设计®敏锐的®埃特·克西利厄姆™ 欧勒模拟图形®ModelSim®克斯塔酒店®．
模拟模型的Vérification与联合模拟HDL万博1manbetx。
代码集成HDL存在
将代码HDL存在于算法层中MATLAB或modèles Simulink pour la simulation au niveau système。万博1manbetx利用协同仿真向导输入器自动化代码Verilog您的VHDL和您的连接器，HDL的图形和Cadence。
导入代码VHDL ou Verilogál'aide du Cosimulation向导。
HDL编码度量
Évaluez et affinez les tests bench dans S万博1manbetximulink en utilisant des outls d’analysis de couverture de code et débogueurs de code source interactifs dans les simulateurs HDL de Mentor Graphics et Cadence。Exécutez des tests interactis ou créez des scripts pour la simulation in mode batch。
联合计算代码的统计数字。
Génération de composants UVM
Générez des test benches UVM（通用验证方法）完成了模拟模型的一部分。Générez设计了UVM、计分板和DUT（测试中的设计）以及测试台的制作。万博1manbetx
环境保护基金会。
Génération de composants SystemVerilog DPI
Générez des components SystemVerilog DPI à partir de functions MATLAB和sous-systèmes Simuli万博1manbetxnk en tant que modèles comportementaux utilisables dans des environnede vérification functionnelle，告诉我们Synopsys VCS®，Cadence精辟的ou Xcelium，ou encore导师图形模型Sim ou Questa。
Génération de composants SystemVerilog。
断言SystemVerilog
Générez des assertions SystemVerilog native à partir des assertions de votre modèle S万博1manbetximulink。Utilisez les断言générées pour garantir une validation cohérente du comportement du design dans Simulink e万博1manbetxt votre environment de vérification de生产。
Générer du code à partir d'un bloc d'assertion。
在环路中测试FPGA
利用测试台系统的MATLAB和Simulink倾倒测试仪的代码HDL实现。英特尔Xilinx公司的Connectez万博1manbetx automatiquement votre Coordinatur hôe aux cartes FPGA®et Microsemi®通过以太网，JTAG ou PCI Express®．
Vérification FPGA in-the- loop sur des cartes FPGA。
捕获des données FPGA
在MATLAB中进行可视化和分析的FPGA和chargeles自动化设计。从所有的设计中分析所有的异常现象。
通过MATLAB分析获取信号和电荷données。
mémoire学院讲座/标准
Accédez aux emplacement mémoire de la carte depuis MATLAB via JTAG, Ethernet ou PCI Express en insérant une IP MathWorks dans le design FPGA。Testez les algorithmes FPGA grâce à l 'accès en lecture/écriture aux registi et transférez des fichiers de signaux ou 'images de grande taille entre MATLAB et les emplacements mémoire de la carte。
按需布置辅助炮位。
自动化的联合仿真HDL
Réalisez une vérification automatisée du code Verilog ou VHDL généré parHDL编码器指导部门l'outil HDL工作流顾问。
Génération d'un modèle de cosimulation HDL avec HDL Workflow Advisor。
自动化测试FPGA
Effectuez la vérification de l'implémentation hardware à partir de test bench MATLAB ou Si万博1manbetxmulink en générant des bitstreams FPGA grâce à l'intégration avec les outils de développement Xilinx, Intel et Microsemi。Ajoutez des test aux modèles Simulink p万博1manbetxour capture les signaux et les charger dans MATLAB pour visualisation et analyse. Simulink仿真设计
Génération d'un modèle fpga -in- loop avec HDL Workflow Advisor。
测试台系统Verilog DPI
Générez un test bench SystemVerilog à partir d’un modèle 万博1manbetxSimulink lors de la génération du code HDL。Vérifiez le code Verilog ou HDL généré à l'aide du test bench avec des simulateurs HDL, tel que Synopsys VCS, Cadence Incisive ou celium, Mentor Graphics ModelSim ou Questa, ou encore Xilinx Vivado。
Génération de composants DPI avec HDL编码器。
原型virtuels
Générez des modèles de prototype virtuel SystemC avec des interfaces TLM 2.0 pour using dums des simulation des platformes virtuelles。
Création d'exécutables de plateforme virtuelle à partir de modèles 万博1manbetxSimulink。
万博1manbetx支持d 'IP-XACT
Personnalisez les interfaces TLM des components que générez en important des fichiers XML IP-XACT™。Utilisez le générateur TLM pour producire des fichiers IP-XACT avec les information de mapping requires entre 万博1manbetxSimulink et components TLM générés。
Génération de fichiers IP-XACT à partr de modèles S万博1manbetximulink。
Génération de composants UVM
中波紫外线和记分牌的组合和参数
Génération de composants UVM
万博1manbetx支持总线模拟非病毒，并支持类型和万博1manbetx复合物
捕获多涅斯
在利用率和捕获量方面提高性能
MATLAB AXI Master
effectuez des opérations de lecture et ' écriture AXI4 via Ethernet pour le kit d ' évaluation Xilinx Zynq-7000 SoC ZC706 et Avnet ZedBoard
Consultez莱斯指出de版本我们可以通过fonctionnalités和相应的函数来了解。
