主要内容

定制黑匣子或HDL协同仿真接口

当你从以下块生成接口时，你可以自定义端口名称和设置外部组件的属性:

  • 模型使用黑盒实现

  • 子系统使用黑盒实现

  • 高密度脂蛋白Cosimulation

接口参数

打开HDL块属性对话框查看接口生成参数。

下表总结了接口生成参数的名称、值设置和用途。

请注意

您不能在Simulink中明确指定时钟、重置和时钟启用信号万博1manbetx®模型，使用AddClockEnablePort，AddClockPort,AddResetPort参数。相反，可以使用这些参数在生成的HDL代码中添加时钟、重置或时钟启用端口。

参数名称 值 描述
AddClockEnablePort

在|从

默认值:在

 如果在，为块生成的接口添加时钟使能输入端口。指定端口的名称ClockEnableInputPort．
AddClockPort

在|从

默认值:在

 如果在，为块生成的接口添加一个时钟输入端口。指定端口的名称ClockInputPort．
AddResetPort

在|从

默认值:在

 如果在，为块生成的接口添加一个reset输入端口。指定端口的名称ResetInputPort．
AllowDistributedPipelining

在|从

默认值:从

 如果在，允许HDL Coder™在块之间移动寄存器，从输入到输出或从输出到输入。
ClockEnableInputPort

默认值:clk_enable

 指定块时钟启用输入端口的HDL名称。
ClockInputPort

默认值:clk

 指定块的时钟输入信号的HDL名称。
ConstrainedOutputPipeline

默认值:0

 通过重新分配设计中的现有延迟，指定希望代码生成器在接口输出处插入的延迟数。
EntityName

默认值:实体名称字符串派生自块名称，并在必要时修改以生成合法的VHDL®实体名称。

指定硬件描述语言(VHDL)实体或Verilog®模块为块生成的名称。
GenericList

传递一个单元格数组变量，该变量包含每个单元格数组，每个单元格数组包含两个或三个字符串，或输入每个单元格数组的单元格数组，每个单元格数组包含两个或三个字符串。字符串表示VHDL的名称、值和可选数据类型通用的或Verilog参数．默认数据类型为整数．

默认值:无

指定VHDL的列表通用的或Verilog参数名称-值对，每个名称-值对都有一个可选的数据类型规范，以传递给带有黑箱实现。

例如，在“HDL块属性”对话框中，输入{'的名字”、“价值”、“类型'}，或者，如果数据类型是整数,输入{'的名字”、“价值'}．

设置GenericList使用hdlset_param，在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值”、“类型“}”);

如果数据类型为整数，在命令行输入:

hdlset_param (blockname,“GenericList”、“{”的名字”、“价值“}”);
ImplementationLatency

-1 | 0 |正整数

默认值:1

相对于Simulink块，指定外部组件在时间步骤中的额外延迟。万博1manbetx

如果0或更大，则此值用于延迟均衡。您的输入和输出必须以相同的速率运行。

如果为-1，则延迟未知。这将禁用延迟平衡。
InlineConfigurations
(仅硬件描述语言(VHDL))

在|从

Default:如果不指定该参数，则默认为global的值InlineConfigurations财产。

 如果从，禁止生成块的配置，并需要用户提供的外部配置。
InputPipeline

默认值:0

 指定生成代码中输入管道阶段的数量(管道深度)。
OutputPipeline

默认值:0

 指定生成代码中输出管道阶段的数量(管道深度)。
ResetInputPort

默认值:重置

 指定块的重置输入的HDL名称。
VHDLArchitectureName
(仅硬件描述语言(VHDL))

默认值:rtl

 指定为块生成的RTL架构名称。只有当InlineConfigurations是在．
VHDLComponentLibrary
(仅硬件描述语言(VHDL))

默认值:工作

 指定要从其中加载VHDL组件的库。

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