过滤器设计HDL编码器™生成可合成的,可移植的VHDL®和Verilog®实现用MATLAB设计的定点滤波器的代码®在FPGAs或asic上。它自动创建VHDL和Verilog测试工作台,用于模拟、测试和验证生成的代码。
学习滤波器设计的基础HDL编码器
启动HDL代码生成,语言选择,HDL代码生成脚本
单速率,多速率,级联,其他先进的数字滤波器
资源使用,时钟速度,芯片面积,延迟
文件名和位置,标识符和注释,端口和重置,HDL语言结构
HDL测试工作台的生成,并与第三方EDA工具进行协同仿真
编译、模拟和合成脚本生成