生成IP核英特尔SoC平台万博1manbetx
生成IP核
生成一个针对Altera的自定义IP核®Cyclone V SoC开发套件或Arrow SoC kit开发板:
打开HDL工作流顾问。
在设定目标>设置目标设备和合成工具任务,为目标工作流程中,选择
IP核心代．为目标平台，从下拉列表中选择硬件目标，单击运行这个任务：
Altera Cyclone V SoC开发套件- Rev.CAltera Cyclone V SoC开发套件- Rev.D箭插座开发板
如果在列表中没有看到目标硬件，请选择得到更多的下载目标支持包。万博1manbetx
在设定目标>设置目标接口的任务,选择一个目标平台的接口为每个端口，然后单击应用．
可以将每个DUT端口映射为以下接口之一:
AXI4:使用该从接口连接支持突发数据传输的组件。万博1manbetxHDL Coder™生成内存映射寄存器，并为映射到此接口的端口分配地址偏移量。外部端口:使用外接端口连接FPGA外接IO引脚，或连接其他外接IP核。连接FPGA外部IO引脚，用于位范围/地址/ FPGA引脚，输入一个pin名称单元格数组。如果不以单元格阵列格式输入pin名称，则在嵌入式系统工具项目中，外部端口将保持不连接。例如，您可以输入:
{' y10 '， ' a10 '， ' b10 '， ' d10 '}．单板特定的接口，例如
led通用,或开关．使用这些外部端口连接到FPGA板上的外部IO引脚。在生成的IP核中，这些端口都是通用的外部端口。在后面的步骤中，如果您使用HDL Workflow Advisor将生成的IP核与Qsys项目中的嵌入式软件集成，编码器将这些端口连接到特定于板的FPGA脚。
在生成RTL代码和IP核任务:
IP核心的文件夹: HDL Coder在输出文件夹中生成IP核心文件，包括HTML文档。
IP存储库:如果您有一个IP存储库文件夹，请手动输入它的路径或使用浏览按钮。编码器将生成的IP核复制到IP存储库文件夹中。
额外的源文件:如果您在设计中使用黑盒接口来包含现有的Verilog®或硬件描述语言(VHDL)®代码，输入文件名。手动输入每个文件名，用分号分隔(
；)，或使用添加按钮。生成IP核报告:启用此选项为IP核生成HTML文档。
如果您想在其他HDL Workflow Advisor任务中设置选项，请设置它们。
右键单击生成RTL代码和IP核任务和选择运行到选定任务．
要查看IP核报告，请单击消息窗口中的链接。
要了解关于自定义IP核生成的更多信息，请参见定制IP核一代．
自定义IP核生成的要求和限制
生成自定义IP核:
DUT必须是一个原子系统。
DUT不能包含Altera DSP Builder Advanced块。
如果目标语言是VHDL，则DUT不能包含模型引用。
将DUT端口映射到AXI4接口:
端口的位宽必须小于等于32位。
端口必须是标量。
在
Coprocessing——阻塞处理器/FPGA同步模式，端口必须是单速率。
你也可以从以下列表中选择一个网站:
