使用基于JTAG的MATLAB®AXI master访问连接到FPGA的内存。在FPGA中，存在一个Xilinx®DDR内存控制器和一个BRAM控制器，分别用于访问DDR内存和BRAM。这些内存控制器为FPGA中其他组件的写和读操作提供一个AXI4从接口。JTAG-基于MATLAB的AXI master功能提供了一个AXI master组件，可用于访问FPGA中的任何AXI从属IP。此示例演示如何将MATLAB作为AXI master IP集成到Xilinx Vivado®项目中，以及如何使用MATLAB从DDR内存和BRAM写入和读取数据。此示例使用Vivad模拟设计o模拟器，然后对FPGA进行编程，并从MATLAB控制台执行写入和读取操作。

使用HDL Coder™IP核心生成工作流程为不使用嵌入式ARM®处理器的Xilinx®部分开发参考设计，但仍然利用HDL编码器生成的AXI接口来控制测试下的设计（DUT）。此示例使用HDL Verifier™MATLAB®AsAxi主IP以通过启用参考设计参数选项来访问HDL编码器生成的DUT寄存器插入JTAG MATLAB作为AXI主机。然后，您可以直接从MATLAB访问DUT寄存器。或者，您可以通过编写Tcl命令，使用Xilinx JTAG AXI主机使用Vivado®Tcl控制台访问DUT寄存器。对于Xilinx JTAG AXI主机，您必须创建自定义参考设计。FPGA设计在Xilinx Kintex®-7 KC705板上实现。

使用基于以太网的MATLAB®AXI master访问连接到FPGA的外部内存。此示例还显示了如何：

使用基于以太网的Matlab®Axi主机通过不同的UDP端口访问FPGA的内部和外部存储器。在FPGA中，存在用于访问DDR存储器和框的Xilinx®DDR内存控制器和BRAM控制器。这些存储器控制器提供了一个AXI4从接口，用于通过FPGA中的其他组件写入和读取操作。基于以太网的Matlab Axi Master提供了一个AXI主组件，可以用于访问FPGA中的AXI从IP。此示例演示了如何将基于以太网的MATLAB AXI Master集成到XilinxVivado®项目中以及如何使用MATLAB从DDR内存和BRAM写入和读取。

在PCI Express（PCIe）上使用MATLAB®AXI master访问连接到FPGA的外部内存。FPGA包括一个用于访问DDR内存的Xilinx®DDR内存控制器。该内存控制器提供一个AXI4从接口，用于FPGA中其他组件的写入和读取操作。PCIe MATLAB AXI master功能提供一个AXI主对象，可用于访问任何FPGA中的内存映射位置。此示例显示如何将PCIe MATLAB AXI master集成到Xilinx Vivado®项目中，并使用MATLAB从DDR内存中写入和读取数据。

显示如何使用基于以太网的MATLAB®Axi主机在以太网上访问Xilinx®Zynq®-7000 ZC706板上的外部存储器和FPGA IP。在基于Xilinx Zynq的设计中，MATLAB充当AXI主机，通过在处理系统中使用用户数据报协议（PS）中的用户数据报协议（UDP）服务器，通过AXI Lite接口与外部存储器控制器和FPGA IP进行通信。该框图显示了以太网上的主机和Xilinx Zynq-7000板之间的通信。