参考设计板——选择目标硬件板设计,供你参考。默认情况下,这个参数设置Xilinx Zynq UltraScale + RFSoC ZCU111评估工具。

参考设计的名字——选择的参考设计你想创建一个SoC模型。默认情况下,这个参数设置真正的ADC和DAC接口。可用选项为这个参数变化按所选硬件板。这些是Xilinx的参考设计选项^®Zynq^®UltraScale +™RFSoC设备:

万博1manbetx支持Vivado版本——从列表中选择您的Xilinx Vivado设计套件支持的Vivado版本。万博1manbetx

将合成工具路径设置为指向一个安装Vivado设计套件通过输入这个命令在MATLAB命令提示符。当你执行这个命令,使用自己的Xilinx Vivado安装路径。

hdlsetuptoolpath (“ToolName”,“Xilinx Vivado”,“路径”,…“C: \ Xilinx \ Vivado \ 2020.2 \ bin \ vivado.bat ');

编程方法——设置编程硬件目标板的方法以太网或JTAG。

顶级模特的名字——指定的名称前模型(基金格式),你想创建。默认情况下,这个参数设置mySoCModel.slx。

创建模型的代表——选择你想要的类型的SoC模型创建。这些类型的SoC模型。

选择AXI4-Stream DMA数据宽度参数,32,64年,或128年位。

指定ADC采样率(MHz)和DAC采样率(MHz)参数作为标量的范围取决于所选择的硬件。

选择ADC大量毁灭模式(xN)参数值和所需的大量毁灭因素DAC插值模式(xN)参数作为所需的插值系数值。

选择ADC样品每个时钟周期和DAC样品每个时钟周期参数所需数量的ADC和DAC样本每个时钟周期,分别。

选择ADC搅拌器类型和DAC搅拌器类型参数绕过,细,或粗。可用的选择这些参数变化按照选定的参考设计。

指定的频率数控振荡器(NCO)混合器ADC和DAC通道使用ADC和DAC NCO混合器罗(GHz)参数。

选择使multi-tile同步参数,真正的使multi-tile同步(MTS)。使MTS有额外的要求。在MTS模式的更多信息,参见Zynq UltraScale + RFSoC射频数据转换器v2.3在Xilinx文档。

不改变的值瓷砖时钟输出频率(MHz)和DUT合成频率(MHz)参数。这些值填充。的瓷砖时钟输出频率(MHz)参数显示的输出时钟频率ADC和DAC瓷砖,和DUT合成频率(MHz)参数显示了DUT的合成频率。

选择锁相环(PLL)参考时钟MHz使用锁相环的参考时钟(MHz)参数。

选择连接到AXI4-Master DDR4米格参数,真正的连接模型DDR4内存。可用选项为这个参数变化按照选定的参考设计。

的名字——指定寄存器的名称。

方向——为注册为选择方向写或读。

数据类型——选择寄存器的数据类型int8,uint8,int16,uint16,int32,uint32,布尔,fixdt (1 16 0),fixdt(1, 16日2 ^ 0,0),或指定您自己的数据类型。

维——指定数字标量寄存器的维度。