支持Xilinx Z万博1manbetxynq平台的HDL编码器包
的FPGA部分生成的代码ZynqSoC
Xilinx的HDL编万博1manbetx码器™支持包®Zynq®平台万博1manbetx支持生成的IP核心，可以集成到FPGA设计使用Xilinx Vivado®或Xilinx ISE。当与连用时嵌入式编码器®万博1manbetxXilinx Zynq平台的支持包，该方案可以使用C语言和HDL代码生成Xilinx Zynq SoC。硬件/软件协同设计工作流程包括模拟、原型制作、验证和实现。
设置和配置
下载并安装与第三方EDA工具和支持硬件一起万博1manbetx使用的支持包
硬件软件合作设计基础知识
了解软硬件协同设计工作流程，以及如何使用workflow Advisor在SoC平台上运行算法
建模
在Simulink中为算法建模万博1manbetx®通过使用简化的协议映射到AXI4流、AXI4流视频或AXI4主接口
自定义IP核心生成
从DUT生成HDL IP核心，用于部署到默认的系统参考设计或在董事会注册的自定义参考设计
定制板和参考设计
为Xilinx Zynq平台定义并注册自定义参考设计或自定义板
部署和验证
创建包含用户编程的比特流，并将其下载到Xilinx Zynq平台
