介绍

在此示例中，QPSK系统的发射和接收FPGA实现被组合到一个HDL IP核中，并在Zynq可编程逻辑（PL）上实现。数据编码和解码通过代码生成在Zynq ARM处理器上运行。将一些控制参数添加到FPGA IP核，以显示如何使用从Simulink访问的AXI4 Lite寄存器实时调整设计。万博1manbetx

安装程序

如果您尚未这样做，请确保遵循软硬件协同设计安装在文件中。

硬件生成模型

硬件生成模型用于开发希望在FPGA结构上实现的功能。对HDL优化的QPSK发射机和接收机进行建模，然后在Zynq无线电平台的FPGA结构上实现。在本例中，我们在单板上发送和接收，但是，可以通过移动发送和接收中心频率，并在两个单独的板上使用相同的模型，将本例修改为在频分双工（FDD）中工作。

打开模型。

硬件/软件分区：通常，FPGA的可编程逻辑用于高速信号处理，而ARM用于低速控制功能。在此示例中，QPSK发射和接收物理层前端在可编程逻辑上实现，因为这些包括诸如增益控制、滤波和频率补偿的高速率操作。数据编码和解码的速度要慢得多，并且在ARM上实现，ARM对消息进行解码并发送到主机进行打印。

用于实现FPGA IP核并生成软件接口模型的IP核生成工作流有一些特定要求：

AXI4 lite控制端口txSrcSelect：控制输入txSrcSelect被添加以允许对传输的数据进行某种控制。这个txSrcSelectHDL子系统上的端口用于在变送器的两个不同数据源之间进行选择。如果txSrcSelect端口为true时，发送器的数据源将是存储在FPGA结构上的查找表，接收的数据应类似于在其他QPSK示例中看到的“Hello World 0XX”字符串。如果txSrcSelect端口为false，接收数据的数据源将是ARM处理器，ARM处理器将实时生成样本并将其发送到FPGA结构上的发射器。在这种情况下，消息将为“*Zynq HW/SW Co design*”。消息文本取自工作空间变量txtStr它可以在编译时修改以更改消息。请注意，此字符串的长度必须小于24个字符。

AXI4 lite控制端口rxStreamEnable：控制输入rxStreamEnable添加了确保HDL算法仅在该输入为真时处理数据的。这个rxStreamEnable对于模拟硬件生成模型，端口始终为真。当整个设计在Zynq无线电平台的FPGA结构和ARM处理器上实现时，只有当发射机HDL算法开始传输有效数据时，该值才会设置为真，以确保接收机正确锁定。

您可以运行此模型并确认其操作。双击开关内部Tx开关您可以选择从哪个源进行传输。注意后藤和从…起模块用于对天线连接进行建模，并将发送用户逻辑输出处的发送数据传递给接收用户逻辑的输入。

IP核心生成工作流

一旦您对硬件子系统的模拟行为感到满意，就可以开始生成HDL IP核心的过程，将其与SDR参考设计集成，并生成在ARM上运行的软件。

在准备目标时，必须通过调用刀具轨迹。例如：

>>刀具轨迹(“工具名”,“Xilinx Vivado”,“刀具路径”,'C:\Xilinx\Vivado\2019.1\bin\Vivado.bat');

通过右键单击HDL_-QPSK子系统及其选择HDL代码/HDL工作流顾问.

按顺序执行每个步骤以体验完整的工作流，或者，如果您已经熟悉准备和HDL代码生成阶段，请右键单击左侧目录中的步骤4.1并选择运行到所选任务。您不必在步骤2或3中修改任何默认设置。

软件生成模型与模块库

软件接口库

该库包含从HDL_QPSK子系统生成的AXI接口块。请注意，这仅公开AXI4 lite控制端口，而不公开数据端口。数据端口位于接收器/发射器块上，代表FPGA用户逻辑和ARM之间的数据接口。如果使用库块，则在下游模型中，您对HDL子系统所做的任何更新都将自动传播到此库，然后在运行工作流时传播到软件生成模型。在本例中，硬件生成模型不包含任何SDR传输或接收块，因此无法填充这些块上的参数ed.使用库块时，必须确保为应用程序正确配置参数。

软件接口模型

软件接口模型可用作Zynq的完整软件目标：外部模式模拟、处理器在环和完整部署的起点。请注意，每次运行步骤4.2时，此生成的模型都将被覆盖，因此建议以唯一名称保存此模型，并在其中开发软件算法。a已提供软件接口模型，该模型显示了您可能决定如何构建此模型，请参见第节在Zynq板上运行软件和硬件.

比特流生成和加载

工作流的其余部分用于为FPGA结构生成比特流并将其下载到电路板。

>>devzynq=zynq(“linux”,'192.168.3.2',“根”,“根”,“/tmp”);

默认情况下，无线电硬件的物理IP地址为192.168.3.2。如果在硬件设置过程中更改无线电硬件IP地址，则必须提供该地址。

或者，如果要在外部加载位流工作流顾问，创建SDR无线电对象并调用下载图像在对象上的函数。

如果在步骤1.1中选择了ADI RF SOM、ZC706和FMCOMMS2/3/4、ZedBoard和FMCOMMS2/3/4或ZCU102和FMCOMMS2/3/4无线电设备，则创建AD936x无线电对象。

>>无线电设备(‘AD936x’);

如果在步骤1.1中选择了ZC706和FMCOMMS5无线电设备，则创建FMCOMMS5无线电对象。

>>无线电设备(“FMCOMMS5”);

使用与所选无线电设备接口的无线电对象下载比特流。

>>下载图像（收音机、，“FPGAImage”,...'hdl_prj\vivado_ip_prj\vivado_prj.runs\impl_1\system\u top.bit')%生成的位流的路径

QPSK软件接口模型的构建

提供了一个软件接口模型，该模型显示了如何修改生成的模型，以便为QPSK示例进行设置。此接口模型允许您在中运行模型监视和调谐模式或完全部署。

打开模型。

请注意，在软件接口模型中，AD936x变送器块处理帧到采样序列化。

设置要在ARM处理器上运行的软件模型

应用程序模型是按照软硬件协同设计工作流，第配置软件接口模型.

为了确保ARM处理器的有效使用，通过使用For迭代器子系统和MATLAB功能块一次连接50帧，将传输帧大小增加到10000。随后的速率转换块强制For迭代器子系统的数据速率与传输数据速率相匹配。

在Zynq板上运行软件和硬件

监视和调谐模式允许您从Simulink模型控制配置。设计运行后，通过切换Tx开关在ARM或FPGA结构的数据源之间切换万博1manbetx。

一旦ARM解码了QPSK消息，它就会使用软件接口模型中的UDP发送块通过以太网链路将结果发送回主机。已使用主机“192.168.3.1”的默认IP地址配置UDP发送块。如果在硬件设置过程中更改了IP地址，则必须提供该地址。提供了一个简单的UDP接收模型，可用于接收解码数据并在诊断查看器中显示结果。

打开模型。

您还可以完全部署设计以在板上运行，并断开与Simulink的连接。在Simulink工具栏中，单击万博1manbetx构建、部署和启动. 在此模式下，您将无法调整参数。

使用UDP块控制用户逻辑

监视和调谐模式要求在硬件上运行的软件中包含一些开销，以处理主机和主板之间的通信。如软件接口模型所示，ARM和FPGA发送器源之间的切换导致传输下溢。提供了一个替代接口模型，显示UDP块如何n可以用作需要较少开销的替代切换机制。

打开模型。

在此模型中，交换机已被UDP接收块取代，该块将能够接收UDP数据包并输出源选择值。对模型作了一些进一步的修改。

提供了一个简单的UDP变送器模型，可用于通过以太网链路在硬件上驱动传输源选择。发射机型号中的UDP发送块已使用无线电“192.168.3.2”的默认IP地址进行配置。如果在硬件设置过程中更改了IP地址，则必须提供该地址。此模型中包含UDP接收块。它可用于接收解码数据并在诊断查看器中显示结果。

打开模型。

此模型已配置为运行单个步骤并发送包含源select值的单个UDP数据包。将源选择设置为所需的源，然后单击播放发送UDP控制数据包。