优化
资源使用，时钟速度，芯片面积，延迟
Filter Design HDL Coder™提供了过滤器优化选项，以提高生成HDL代码的硬件实现的速度或面积。默认的过滤器实现是一个包含乘数器的完全并行体系结构。使用这些优化来修改你的过滤器在HDL中的实现:
管道寄存器-参见使用流水线提高过滤器性能．
部分或完全串行架构-参见速度与面积的权衡．
分布式算术(DA)体系结构-参见FIR滤波器的分布式算法．
规范有符号数字(CSD)或因式CSD技术-参见系数乘数的CSD优化．
功能
hdlfilterdainfo |
用于滤波器架构的分布式算法信息 |
hdlfilterserialinfo |
过滤器体系结构的串行分区信息 |
属性
| HDL优化属性 | 优化生成HDL代码的速度或面积 |
主题
- 速度与面积的权衡
为滤波器指定并行、串行、部分串行和级联体系结构。了解这些选择所带来的优化权衡。
- FIR滤波器的分布式算法
利用分布式算法实现FIR滤波器的高效积乘电路。
- 级联过滤器的体系结构选项
描述级联滤波器的体系结构选项:串行、分布式算法和并行。
- 系数乘数的CSD优化
使用标准符号数字(CSD)或因式符号数字技术来优化乘数操作。
- 使用流水线提高过滤器性能
通过生成管道寄存器优化生成的过滤器代码以提高速度。
- 总体HDL过滤器代码优化
全局优化以及如何处理优化的HDL代码和原始设计之间的数值差异。
- 优化FIR滤波器
设计优化的FIR滤波器，为滤波器生成Verilog代码，并用生成的测试台验证Verilog代码。
特色的例子
您也可以从以下列表中选择一个网站: