设置AXI经理
请注意
MATLAB®AXI大师已经更名为阿喜的经理。在软件和文档,术语“经理”和“下属”取代“大师”和“奴隶”。
从MATLAB仿真软件或访问的内存位置万博1manbetx®,你必须包括IP AXI经理你的FPGA设计。这个IP连接在董事会下属的内存位置。IP同时响应读写命令从MATLAB或仿真软件,在JTAG, PCI Express万博1manbetx®(作为PCIe)或以太网电缆。
要使用此功能,您必须下载一个为你的FPGA板硬件支持包。万博1manbetx看到下载FPGA板支持包万博1manbetx。
IP集成AXI经理FPGA设计
设置AXI经理IP访问的MATLAB仿真软件,遵循这些设置步骤:万博1manbetx
阿喜经理IP包含在您的FPGA设计。添加IP的路径文件到你的项目中,调用
setupAXIManagerForVivado或setupAXIManagerForQuartus功能。打开Vivado®或第四的®,从IP目录选择IP AXI经理你的FPGA设计。
当使用JTAG作为一个物理连接,选择AXI经理。
当使用以太网作为一个物理连接,选择UDP AXI经理和以太网MAC中心,并将它们添加到您的项目。
当使用作为PCIe作为一个物理连接,选择作为PCIe AXI经理并将它添加到您的项目。
在FPGA项目,指定IP地址阿喜的经理允许访问。
请注意
AXI经理IP支持AXI4 Lite,万博1manbetx AXI4,阿尔特拉®阿瓦隆奴隶内存位置。FPGA互连自动转换AXI4事务协议的每个地址。
编译您的FPGA项目,包括IP AXI经理。
你的FPGA板连接到主机使用物理电缆(JTAG、作为PCIe或以太网电缆)。
与编译程序FPGA设计。
请注意
或者,您可以执行这些步骤的HDL编码器™指导工作流程通过使用一个样本参考设计,例如一个包含在这些例子:访问DUT寄存器英特尔纯FPGA板使用IP核生成工作流或访问DUT寄存器纯粹Xilinx FPGA板上使用IP核生成工作流。
加载FPGA的设计后,您可以访问内存映射位置在黑板上。
从MATLAB访问董事会,创建一个aximanager对象和使用readmemory和writememory方法来读写内存映射位置在黑板上。
从仿真软件访问董事会,创建一个模型,包括模型万博1manbetxAXI经理阅读和AXI经理写在里面。配置块读写内存映射位置在黑板上。有关更多信息,请参见使用仿真万博1manbetx软件来访问FPGA的位置。
JTAG注意事项
当使用JTAG作为一个物理连接你的董事会,你可能会额外ip使用相同的JTAG连接。这样的“诱导多能性”包括FPGA数据捕获,英特尔®SignalTap II或Xilinx®Vivado逻辑分析仪的核心。AXI经理IP设计中可以共存与其他使用JTAG的IP连接,然而,只有其中一个应用程序可以使用JTAG电缆。释放aximanager对象返回JTAG资源供其他应用程序使用。
然而,非阻塞捕获模式使您可以同时使用FPGA数据捕获和阿喜经理,共享一个共同的JTAG接口。在捕获模式,你不需要关闭或释放JTAG资源切换FPGA数据捕获和阿喜的经理。有关更多信息,英特尔董事会,看到同时使用FPGA数据捕获和阿喜的经理。Xilinx板,看到同时使用FPGA数据捕获和阿喜的经理。
最常见的冲突利用JTAG电缆重新编程的FPGA。停止任何FPGA数据捕获或AXI经理JTAG连接之前,您可以使用FPGA电缆项目。
主机之间的最大数据速率和FPGA JTAG时钟频率是有限的。英特尔公司董事会,JTAG时钟频率是12 MHz或24 MHz。Xilinx董事会,JTAG时钟频率是33 MHz或66 MHz。JTAG频率取决于电缆的类型和所支持的最大时钟频率FPGA板。万博1manbetx
