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FPGA和ASIC应用的设计与验证
电子硬件的开发可能是一项耗时且昂贵的工作,其中很大一部分工作投入到验证上。MATLAB的最新发展®和仿真软万博1manbetx件®通过提供与传统EDA工作流程的强大集成,降低FPGA和ASIC应用程序的开发成本。这不仅包括有效地生成RTL以实现算法,还包括生成有效的测试台以帮助数字和混合信号系统的验证。在这节课中,Graham向你展示了如何做到:
- 生成硬件描述语言(VHDL)®或Verilog®来自MATLAB, Simulink万博1manbetx和Stateflow的代码®用于FPGA或ASIC实现
- 在MATLAB和Simulink中开发系统级测试平台,并通过EDA工具和fpga在环方法进行联万博1manbetx合仿真,重新用于RTL验证
- 从MATLAB和Simulink导出模型到其他万博1manbetx验证包括SystemVerilog和SystemC/TLM
记录时间:2014年10月7日
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