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深度学习处理器IP核架构

深度学习HDL工具箱™提供了一个独立于目标的通用深度学习处理器IP核，您可以将其部署到任何自定义平台。您可以重用深度学习处理器IP核并共享它，以适应具有各种层大小和参数的深度神经网络。使用该深度学习处理器IP核从MATLAB快速原型深度神经网络®并将网络部署到fpga。

下图为深度学习处理器IP核架构:

为了说明深度学习处理器IP核架构，请考虑一个图像分类示例。

DDR内存

您可以将输入图像、权重和输出图像存储在外部DDR内存中。处理器由三个与外部存储器通信的AXI4主接口组成。可以使用其中一个AXI4 Master接口将输入图像加载到处理模块上。的编译方法生成权重数据。若要从DDR检索激活数据，请参见外部存储器数据格式．您可以将权重数据写入部署文件，并使用部署文件初始化生成的深度学习处理器。有关更多信息，请参见在不使用MATLAB连接的情况下初始化部署的深度学习处理器．

内存访问仲裁模块

激活和权重内存访问仲裁模块使用AXI Master接口在处理模块之间读写权重和激活数据。剖析器AXI Master接口将剖析器定时数据和指令读写到剖析器模块。

卷积核

的Conv内核实现具有卷积层输出格式的层。两个AXI4主接口为层提供权重和激活Conv内核．的Conv内核然后对输入图像执行已实现的层操作。这个核是通用的，因为它可以支持各种大小的张量和形状。万博1manbetx控件的层列表conv输出格式，请参见万博1manbetx支持层．的列表conv内核属性,看到dlhdl。ProcessorConfig．

顶级调度器模块

顶级调度器模块计划运行什么指令、从DDR读取什么数据以及何时从DDR读取数据。调度程序模块在分布式计算机体系结构中充当中央计算机，将指令分发给处理模块。例如，如果网络有一个卷积层，全连接层和一个乘法层调度器:

  • 为卷积层安排处理和数据读取指令，并将它们发送到conv内核。

  • 为全连接层安排处理和数据读取指令，并将它们发送到足球俱乐部内核。

  • 为乘法层安排处理和数据读取指令，并将它们发送到自定义内核。

全连接内核

全连接(FC)内核实现了具有全连接层输出格式的层。的两个AXI4主接口提供权重和激活FC内核．的FC内核然后对输入图像进行全连通层操作。这个核也是通用的，因为它可以支持各种大小的张量和形状。万博1manbetx有关FC输出格式的层列表，请参见万博1manbetx支持层．的列表FC内核属性,看到dlhdl。ProcessorConfig．

定制的内核

类实现了注册为自定义层的层registerCustomLayer方法。若要了解如何创建、注册和验证自己的自定义层，请参见注册，验证和部署自定义自然对数层网络到FPGA．例如，加法层，乘法层，resize2dlayer，等等都在自定义内核模块上实现。有关此模块上实现的层的列表，请参见万博1manbetx支持层．的列表定制的内核属性,看到dlhdl。ProcessorConfig．

分析器工具

当你设置分析器的参数预测或predictAndUpdateState方法在，剖析器模块从内核收集信息，例如Conv内核开始和停止时间，FC内核开始和停止时间，等等。分析器模块使用这些信息创建带有这些结果的分析器表。有关更多信息，请参见轮廓推断运行．

另请参阅

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