HDL过滤器体系结构-MATLAB和SIMULINK -MATHWORK万博1manbetxS日本 - 万博1manbetx,s manbetx 845,万博尤文图斯

HDL过滤器体系结构

HDL Coder™软件提供了体系结构选项，可在实现滤波器设计中扩展您对速度与区域折衷的控制。为了实现生成的HDL代码所需的权衡，您可以指定完全并行体系结构，也可以选择几个串行架构之一。使用连续区（HDL编码器）和reuseaccum（HDL编码器）参数。您还可以选择一个基于框架的过滤器，以增加吞吐量。

使用管道参数来提高滤镜设计的速度性能。使用使用管道将管道添加到过滤器的加法逻辑中AddPipielineGisters（HDL编码器）对于标量输入过滤器，Addertropeline（HDL编码器）用于基于框架的过滤器。指定每个乘数之前和之后的管道阶段乘数流台管（HDL编码器）和乘数输入Pipeline（HDL编码器）。使用过滤器使用前后的管道阶段数量InputPipeline（HDL编码器）和OutputPipeline（HDL编码器）。架构图显示了各种可配置管道阶段的位置。

完全平行的架构

此选项是默认架构。一个完全并行架构为每个过滤器使用专用乘法器和加法器。抽头并联执行。完全平行的体系结构最适合速度。但是，与串行架构相比，它需要更多的乘数和添加程序，因此消耗了更多的芯片区域。该图显示了具有完全并行实现的直接形式和转置滤波器结构以及可配置管道阶段的位置的架构。

直接形式

默认情况下，该块实现线性加法逻辑。当您启用时AddPipielineGisters，加法逻辑是作为管道加法树实现的。加法树使用完整的数据类型。如果生成验证模型，则必须在原始模型中使用完全的精度来避免验证不匹配。

转置

这AddPipielineGisters参数对转置过滤器实现没有影响。

连续体系结构

序列体系结构及时重用硬件资源，节省芯片区域。使用连续区（HDL编码器）和reuseaccum（HDL编码器）参数。可用的串行架构选项是完全连续，，，，部分序列，和级联系列。

完全连续

通过依次重复乘数和加法资源，完全串行架构可以保守区域。例如，四击滤波器设计使用单个乘法器和加法器，每次点击一次执行一次多功能操作。设计的多重收益部分以滤波器的输入/输出样本速率的四倍运行。该设计以速度损失和更高的功耗为代价节省了区域。

在完全串行的架构中，系统时钟的运行速率远高于过滤器的采样速率。因此，对于给定的滤波器设计，完全串行架构可实现的最大速度小于平行体系结构的最大速度。

部分序列

部分串行体系结构涵盖了完全平行和完全串行体系结构之间的全部速度与区域折衷。

在部分串行体系结构中，将滤波器抽头分组为许多串行分区。每个分区内的攻击序列都执行，但分区相对于彼此并行执行。分区的输出在最终输出中求和。

选择部分串行体系结构时，您可以指定每个分区的分区数和长度（TAPS数）。假设您指定一个带有两个分区的四尾滤波器，每个滤镜都有两个TAP。系统时钟以过滤器的采样速率运行的两倍。

级联系列

级联式体系结构非常类似于部分串行架构。与部分串行体系结构一样，将滤波器抽头分组为许多串行分区，这些分区相对于彼此并行执行。但是，每个分区的累积输出都级联到上一个分区的累加器。因此，所有分区的输出均在第一个分区的累加器上计算。该技术称为累加器重复使用。不需要最终的加法器，哪个节省区域。

级联式体系结构需要额外的系统时钟周期，以完成对输出的最终求和。因此，必须相对于非cascade部分串行架构中的时钟稍微增加系统时钟的频率。

要生成级联式体系结构，请指定启用累加器重复使用的部分串行体系结构。如果未指定串行分区，则HDL编码器会自动选择最佳分区。

连续体系结构的延迟

滤波器的序列化将设计的总延迟增加一个时钟周期。串行体系结构使用累加器（带有寄存器的加法器）依次添加产品。s manbetx 845额外的最终寄存器用于存储所有串行分区的总结结果，需要额外的时钟周期来进行操作。为了建模该延迟，HDL编码器将延迟块插入过滤器块之后的生成模型中。

完整的连续体系结构

当您选择串行体系结构时，代码生成器在HDL代码中使用完整的精度。因此，HDL编码器在生成的模型中迫使完整的精度。如果生成验证模型，则必须在原始模型中使用完全的精度来避免验证不匹配。

基于框架的体系结构

当您选择基于框架的体系结构并提供m- 样本输入框架，编码器实现了完全并行过滤器体系结构。过滤器包括m每个输入样本的并行子滤光器。

每个子滤波器都包括每个mTH系数。添加子滤光器结果，以使每个输出样本都是每个系数的总和乘以一个输入样本。

该图显示了两个样品的帧大小的滤波器体系结构（m= 2），滤波器长度为六个系数。输入是一个矢量，有两个值代表样本的时间。输入样本，x [2n]和x [2n+1]，代表n输入对。每个流中的每个样本都馈送到两个并行子滤光器。添加四个子滤光器结果以创建两个输出样本。这样，每个输出样本都是每个系数的总和，乘以其中一个输入样本。

总和是作为管道加法树实现的。放Addertropeline（HDL编码器）指定加法树级别之间的管道阶段的数量。为了提高时钟速度，建议您将此参数设置为2。要将乘数安装到FPGA上的DSP块中，请在使用乘数之前和之后添加管道阶段乘数流台管（HDL编码器）和乘数输入Pipeline（HDL编码器）。

对于对称或反对称系数，过滤器体系结构可重用系数乘数，并根据需要在乘数和求和阶段之间添加设计延迟。