MATLAB と Simulink による Xilinx Zynq SoC プログラミング

目的:Zynq-7000 プラットフォーム とMATLAB 環境を設定する方法を学びます。

• Zynq^®-7000 の概要
• Zynq プラットフォームとソフトウェアの設定
• MATLAB^®環境の設定
• Zynqハードウェアへの接続テスト

目的:組込みコード生成用に Simulink モデルを設定し、効率的に生成コードを理解する方法を学びます。

• 組み込みアプリケーションのアーキテクチャ
• ERT コードの生成
• コード モジュール
• 生成されたコードのデータ構造
• HDL コード生成のための Simulink^®モデルの設定
• HDL ワークフロー アドバイザーの使用

目的:HDL ワークフローアドバイザーを使用して Simulink モデルを設定、HDL および C コードの生成、ビルド、Zynq プラット

• プログラマブル ロジック用のサブシステムの設定
• ターゲット インターフェイスおよび周辺機器の設定
• IP コアの生成および Vivado との統合
• FPGA ビットストリームのビルドと展開
• ソフトウェア インターフェイス モデルの生成と展開
• エクスターナル モードでのパラメーターの調整

目的:AXI4-Stream インターフェイスを使用して、プロセッシング システム と プログラマブル ロジック 間でデータを転送する方法を学びます。

• AXI インターフェイスの概要
• AXI4-Lite アプリケーション
• AXI4-Stream の使用
• AXI4 のパフォーマンスに関する考慮事項

目的:Zynq プラットフォーム上で動作しているアルゴリズムを検証するためにプロセッサインザループを行う方法や実行プロファイリングを行う方法を学びます。

• Zynq^®のプロセッサインザループ (PIL) ワークフロー
• モデル参照による PIL 検証
• PIL によるコード実行プロファイリング
• PIL の注意事項

目的:Zynq プラットフォーム上で動作しているリアルタイムアプリケーションと Simulink の間の通信として UDP インターフェイスを使用する方法について学びます。

• データ インターフェイスの概要
• データ ストリーミング用の UDP ブロックの設定
• 万博1manbetx^®と Zynq^®間でのデータの同期
• UDP インターフェイスに関する考慮事項
• AXI Stream のデータ インタフェース
• 設計の分割
• データ インタフェースに関する考慮事項

目的:プロセッシング システム上でペリフェラルを統合するためにデバイスドライバを開発する方法について学びます。

• デバイス ドライバー開発のワークフロー
• レガシ コード ツールの使用
• GPIO インターフェイス
• デバイス ドライバーのクロスコンパイル

目的:Vivado 用の再利用可能なIPをパッケージ化し、カスタムボードとリファレンス設計に登録する方法について学びます。

• カスタム リファレンス設計を作成する理由
• Vivado^®用の再利用可能な IP の作成
• リファレンス設計の概要
• リファレンス設計のカスタマイズ
• ボードとカスタム リファレンス設計の登録