在ASIC、SoC FPGA和FPGA设计项目中，功能验证通常会消耗最多的时间和资源。为了提高效率，核查团队正在采用Accellera的方法普遍的验证方法(UVM)标准IEEE标准1800(参考:最新的博客博客第6部分和博客第10部分）．
这种方法背后的主要目标是通过可重用的验证组件来提高验证效率。然而，手动创建和调试UVM验证组件仍然需要大量的工作(参见:博客第8部分）．
由于许多芯片设计项目都是从算法开始的MATLAB®或万博1manbetx®，可以通过在UVM验证环境中重用MATLAB代码或Simulink模型来减少测试台开发的工作量。万博1manbetx
HDL Verifier™可以从MATLAB代码或Simulink模型中自动生成SystemVerilog DPI组件。万博1manbetx该组件可作为UVM验证计分板中的黄金参考检查模型，可作为混合信号模拟中的行为数字或模拟组件模型，或作为UVM验证刺激中的序列项。
HDL验证器也可以直接从Simulink模型生成UVM组件。万博1manbetxHDL验证器生成SystemVerilog UVM序列和记分板来自测试台模型的组件。它还为被测行为设计(DUT)生成SystemVerilog文件。行为DUT可以用手工编码的RTL或使用HDL Coder生成的RTL替换。
生成的组件可以作为一个完整的UVM环境在Mentor Graphics中运行®ModelSim®或者,®,节奏®Xcelium™或Synopsys对此®风投公司®．或者，生成的组件可以合并到现有的UVM环境中。
从Simulink模型生成UVM测试台或测试组件。万博1manbetx
有关更多信息，请参见高密度脂蛋白验证器．
