主要内容
过滤器设计HDL编码器
为固定点过滤器生成HDL代码
过滤器设计HDL Coder™会产生可合成的便携式VHDL®和verilog.®用于实现使用MATLAB设计的固定点过滤器的代码®在FPGA或ASIC上。它自动为模拟，测试和验证生成的代码创建VHDL和Verilog测试台。
开始
了解过滤器设计HDL编码器的基础知识
代码生成基础知识
HDL代码生成启动，语言选择，HDL代码生成脚本
过滤配置选项
单速，多速率，级联，其他先进的数字滤波器
优化
资源使用，时钟速度，芯片区域，延迟
定制
文件名和位置，标识符和注释，端口和重置，HDL语言构造
确认
HDL测试台生成，与第三方EDA工具的暗蓄化
综合和工作流程自动化
编译，仿真和综合脚本生成
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