视觉HDL工具箱

Diseño de sistemas de procesamiento de imágenes, vídeo y visión artificial para FPGA y ASIC

恳求una versión de prueba

Solicite presupuesto

Vision HDL Toolbox™提供像素流算法，用于fpga和asic上的视觉系统的设计和实现。它提供了一个设计框架，支持一组不同的接口类型、帧大小和帧速率。万博1manbetx工具箱中的图像处理、视频和计算机视觉算法使用适合于HDL实现的体系结构。

工具箱算法被设计成在VHDL中生成可读、可合成的代码^®和Verilog^®(高密度脂蛋白编码器™)。生成的HDL代码经fpga验证，适用于高达8k分辨率的帧大小和高帧率(HFR)视频。

工具箱功能可作为MATLAB^®函数，系统对象™和Simulink万博1manbetx^®块。

Mas给:

¿Qué es Vision HDL工具箱?

硬件的生存

请注意，在我们的生活中存在的问题是técnicas de implementación硬件和程序的算法，visión。Todos los ejjobs están lists para la generación de código Verilog o VHDL con HDL Coder。

Conduccion自治

开始时，我们可以在系统中找到conducción autónoma，然后在硬件上找到detección de carriles, detección de baches y cálculo de disparidad en visión estéreo。

Deteccion de carriles一事

Deteccion德巴赫

Implementación en FPGA de disiidad en visión estéreo中位数的半全局巧合块

Procesamiento de visión para FPGA, part3: diseño de硬件de算法de detección de carriles

Deteccion de caracteristicas

Descubra cómo implementar técnicas de detección de características con hardware de streaming a fin de arrollar applications applications de vigilancia, seguimiento de objetos, inspección industrial等。

Detección de esquinas de Harris

Detección de esquinas con FAST

Diseño de sistemas de detección de esquinas con Vision HDL Toolbox

管道de卡马拉

在此基础上，我们可以使用imágenes实用程序来实现硬件，eliminación实用程序，corrección实用程序。

Eliminación de ruido y aumento de la nitidez de imágenes

Correccionγ

Ecualizacion de histogramas

Acondicionamiento de imágenes para una aplicación de FPGA de detección de bordes。

Bloques IP de procesamiento de visión

视觉HDL工具箱比例地实现硬件效率，对流的算法，要求cálculos加强，我们可以在硬件上实现，允许在下面运行diseño基于图像的生存程序vídeo。

我们的产品是硬件

模型的模拟实现硬件效率的程序visión，故事como转换，filtrado, morfología y estadísticas。一个continuación，使用HDL Coder para generar RTL Verilog o VHDL sintetizable。

Diseño de algoritmos optimizados para HDL: bloques

Eliminación de ruido y aumento de la nitidez de imágenes

block de detección de bordes para HDL y sus parámetros configurables。

大家好，欢迎再来

Procese vídeo de 4k, 8k o de alta velocades de fotogramas a velocidades de loj de FPGA mediante especificación de secuencias parallel de 4u 8 píxeles。我们的implementación硬件subyacente se actualiza automáticamente para soportar La simulación y La generación de código con el parallelelismo especificado。

Filtrado de secuencias de vídeo multipíxel

Procesamiento兼容con múltiples píxeles por ciclo de reloj con Vision HDL工具箱(还有)

Diseño de applicaciones de FPGA兼容múltiples píxeles por ciclo de reloj(5)

Especificación del procesamiento de hasta 8 píxeles en parallelo。

Gestión硬件集成数据

使用bloques de Vision HDL Toolbox para gestionar automáticamente datos de entrada de streaming, tales como señales de control, ventanas de región de interés (ROI) y buffers de líneas。使用HDL Coder作为通用的RTL Verilog和VHDL来实现对模型的控制。

Interfaz de píxeles de streaming

用于缓冲数据到ráfagas中位数块像素流FIFO

Almacenamiento en buffer automático de filas para crear una ventana de ROI para detección de bordes。

Verificación中位数算法

将pruebas算法和fotogramas作为一个硬件的实现来实现verificación的有效性。

Conversión entre fotogramas y píxeles

Convierta vídeo con la máxima frecuencia de imagen en streaming de píxeles con señales de控制程序在硬件上。在continuación中，我们可以转换在fotogramas中流的硬件的salida，在verificación中关于参考算法。

Interfaz de píxeles de streaming

Integración de bloques de Vision HDL en un sistema de conexión de cámara

block Frame To Pixels para convertgramas de imagen en streaming de píxeles con señales de control para el procesiento en硬件。

通过MATLAB和Simulink进行仿真万博1manbetx

我们可以根据实际情况使用算法图像处理工具箱™y计算机视觉工具箱™对硬件进行验证。

在Simulink的平台和硬件上，MATLAB的模型和算法是可行的万博1manbetx

Diseño在Simulink中编写程序的算法vídeo对HDL万博1manbetx

Verificación de una implementación硬件上的流媒体和算法在fotograms。

Cosimulación de HDL y FPGA

Utilice高密度脂蛋白校验™对现有的硬件设备进行了验证，如simulación RTL和一套FPGA套件，以及MATLAB和Simulink的仿真。万博1manbetx

MATLAB作为AXI Master con placas de SoC Zynq y FPGA de Xilinx(40)

HDL Verifier soporta la verificación FPGA-in- loop mediante placas de FPGA Xilinx, Intel y Microsemi。

介绍FPGA、ASIC和SoC

在aplicación de procesamiento de visión en hardware de FPGA para realebas con adas de vídeo en timempo real y reutilice los mismos modelos para el despliegue en producción。