ip核心代停留在hdl代码生成步骤
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我要将函数转换成ip使用hdl编码虽然把它困在hdl代码生成
1。问港口12 * 12的输出矩阵,所以在HDL代码genetaion我使帧样本转换
仍然面临的问题,但我选择通用ASIC / FPGA产生了.v (verilog)文件
请能帮我,我错了还是我让其他的事情吗
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答案(1)
Kiran Kintali
2023年5月15日在苦求
你能分享MATLAB代码和项目文件?
请联系技术支持的帮助。万博1manbetx
10评论
你好Prashanthi,
一般来说,矩阵港口在DUT接口不支持IP核心代工作流,除非启用帧样本转换。万博1manbetx然而,使用帧生成一个IP核心样本转换不支持MATLAB HDL工作流中列出的限制规定:万博1manbetx
如果你有访问模型,你可以试着从仿真软件模型生万博1manbetx成一个IP核心MATLAB功能块,看一个例子:
//www.tianjin-qmedu.com/help/hdlcoder/ug/deploy-a-frame-based-model-with-AXI4-Stream-interfaces.html
或者,您可以手工序列化输出你的设计和标量流输出的端口映射到AXI4-Stream接口和生成一个IP核心。看一个例子:
mlhdlc_demo_setup (“heq”)
希望会有帮助!