高密度脂蛋白验证器

使用HDL模拟器和FPGA板对Verilog和VHDL进行测试和验证

HDL验证™让您测试和验证的Verilog®和硬件描述语言(VHDL)®设计为FPGA,ASIC和SoC的。您可以验证对RTL测试平台中运行MATLAB®或仿真万博1manbetx软件®使用cosimulation和HDL模拟器。这些测试台可以与FPGA和SoC开发板一起使用,以验证硬件中HDL的实现。

HDL验证器提供了在Xilinx上调试和测试FPGA实现的工具®和英特尔®董事会。您可以使用MATLAB对内存映射寄存器进行读写,以便在硬件上测试设计。可以在设计中插入探头,设置触发条件,将内部信号上传到MATLAB中进行可视化和分析。

HDL验证器生成验证模型,用于RTL测试台中,包括通用验证方法(UVM)测试台中。这些模型在支持SystemVerilog直接编程接口(DPI)的模拟器中本地运行。万博1manbetx

入门:

HDL联合仿真

根据MATLAB算法和Simulink模型验证HDL代码的实现。万博1manbetx

调试和验证系统设计

使用系统测试平台,并在MATLAB和Simulink黄金参考模型来验证Verilog或VHDL代码符合功能规格。万博1manbetx验证利用MATLAB或Simulink中与Cadence设计万博1manbetx®尖锐®和Xcelium™模拟器或Mentor Graphics公司®ModelSim®和,®模拟器。

验证Simulink万博1manbetx模型与HDL协同仿真。

集成现有的HDL代码

将遗留的或第三方HDL代码合并到MATLAB算法或Simulink模型中进行系统级仿真。万博1manbetx使用Cosimulation向导自动导入Verilog或VHDL代码,并连接到Mentor Graphics或Cadence HDL模拟器。

导入VHDL或使用协同仿真向导的Verilog。

测量HDL代码覆盖率

评估和利用Simulink从代码覆盖分析工具和Mentor Graphi万博1manbetxcs和Cadence的HDL仿真互动源调试结果来优化测试平台。执行交互式测试或作者脚本来带动一批仿真。

获取代码覆盖率的统计数据与协同仿真。

生成UVM和SystemVerilog组件

出口MATLAB算法或Simulink模型与HDL验证环万博1manbetx境,包括来自Synopsys公司®, Cadence和Mentor Graphics。

UVM组件代

从Simulink模型中生成完整的通用验证方法(UVM)测试工作台。万博1manbetx生成验证组件,如UVM序列、记分牌和待测设计(DUTs),并将它们合并到生产测试台上。

进行功能验证UVM环境。

SystemVerilog DPI组件生成

从生成功能的MATLAB Simulink的或作为子系统行为模型的SystemVerilog DPI组件在功能验证环境,包括新万博1manbetx思VCS使用®Cadence公司的Incisive或Xcelium和的Mentor Graphics ModelSim或奎斯塔。

生成SystemVerilog的组件。

SystemVerilog声明

从Simulink模型中的断言生成本地SystemVerilog断言。万博1manbetx使用生成的断言确保在Simulink和生产验证环境中对设计行为进行一致的验证。万博1manbetx

从断言块生成代码。

基于硬件的验证

调试和验证连接到MATLAB或Simulink测试环境的FPGA板上的算法。万博1manbetx

FPGA-in-the-Loop测试

使用MATLAB或Simulink中运行的系统测试工作台来测试在FPGA板上执行的HDL实万博1manbetx现。将您的主机自动连接到Xilinx, Intel®和Microsemi的®FPGA开发板以太网,JTAG或PCI Express®

执行FPGA-在半实物验证与FPGA板。

FPGA数据捕获

从在FPGA上执行设计和自动捕获高速信号将它们加载到MATLAB进行查看和分析。整个设计分析信号来验证预期的行为或调查异常。

捕获信号并上传至MATLAB进行分析。

读/写内存访问

通过将MathWorks的IP核插入FPGA设计中,通过JTAG、以太网或PCI Express从MATLAB访问板上内存位置。通过对AXI寄存器的读写访问来测试FPGA算法,并在MATLAB和车载存储器之间传输大信号或图像文件。

访问从MATLAB板载内存位置。

与HDL编码器集成

自动化HDL验证任务通过使用HDL验证与HDL编码器™。

高密度脂蛋白Cosimulation自动化

对生成的Verilog或VHDL代码进行自动验证HDL编码器直接从HDL工作流程Advisor工具。

使用HDL工作流Advisor工具生成一个HDL协同仿真模型。

FPGA测试自动化

通过与Xilinx、Intel和Microsemi开发工具集成生成FPGA位流,在MATLAB或Simulink的测试台上万博1manbetx执行硬件验证。将测试点添加到Simulink模型中以万博1manbetx捕获信号,并将其加载到MATLAB中进行查看和分析。

使用HDL Workflow Advisor生成循环中的fpga模型。

SystemVerilog的DPI试验台

生成HDL代码生成过程中Simulink模型的SystemVerilog一个测试平台。万博1manbetx使用测试台与验证所生成Verilog或VHDL代码HDL仿真包括Synopsys公司VCS,Cadence的精辟或Xcelium,Mentor Graphics公司的ModelSim或奎斯塔,和Xilinx Vivado模拟器。

使用HDL编码器生成DPI组件。

TLM 2.0代

生成IEEE®来自Simulink的1666 SystemC™TLM 2.0兼容事务级模型。万博1manbetx

虚拟原型

生成SystemC的虚拟样机模型与虚拟平台模拟使用TLM 2.0接口。

创建一个从Simulink模型虚拟平台的可执行文件。万博1manbetx

IP-XACT支万博1manbetx持

通过导入IP-XACT™XML文件定制生成组件的TLM接口。使用TLM生成器生成带有Simulink和生成的TLM组件之间的映射信息的IP-XACT文件。万博1manbetx

从Simulink模型生成IP-XACT文件。万博1manbetx

最新功能

通用验证方法学支持万博1manbetx

自动生成从Simulink模型UVM组件在验证环境中使用万博1manbetx

FPGA数据捕获

使用比较运算符在定义触发器更大的灵活性摄像信号

看到发行说明有关这些功能和相应功能的详细信息。