视觉HDL工具箱
为FPGA和ASIC设计的图像处理，视频和计算机视觉系统
视觉HDL工具箱™提供的设计和执行FPGA和ASIC视觉系统的像素流算法。它提供了一个设计框架，支持一组不同的接口类型，帧大小和帧速率。万博1manbetx的图像处理，视频和计算机视觉工具箱算法使用的体系结构适合于HDL实现。
工具箱算法被设计以产生在VHDL可读，可合成代码®和Verilog®（与HDL编码器™）。所生成的HDL代码是FPGA的证明对于帧尺寸高达8K分辨率和高帧速率（HFR）视频。
工具箱功能，可作为MATLAB®功能，系统对象™，和Simulink万博1manbetx®块。
入门：
硬件加速的视觉处理
模型和的视觉处理算法模拟有效的硬件实现中，例如转换，滤波，形态，和统计数据。然后使用HDL编码器生成可综合的VHDL或Verilog RTL。
HDL-准备边缘检测块及其配置参数。
处理多个像素每时钟
通过指定并行处理4K，8K或高帧速率视频在FPGA时钟速率流的4或8个像素。底层硬件实现自动更新以支持模拟和代码生成与指定的并行性。万博1manbetx
指定最多8个像素平行的处理。
内置硬件数据管理
使用视觉HDL工具箱块来自动管理的流的输入数据，诸如控制信号，区域的感兴趣（ROI）的窗户，和行缓冲器。使用HDL编码器生成VHDL或Verilog RTL为您建模和模拟控制功能。
自动缓冲行以创建用于边缘检测的ROI窗口。
帧像素块用于转换图像帧以与硬件处理的控制信号的像素的流。
MATLAB和Simu万博1manbetxlink验证实例和模板
了解如何使用您的图像处理工具箱TM值和计算机视觉工具箱TM值算法和测试，以验证您的硬件实现。
验证使用基于帧的算法流硬件实现。
HDL和FPGA联合仿真
采用HDL验证™验证通过RTL仿真或连接到您的MATLAB或Simulink的测试环境中的FPGA开发套件硬件子系统。万博1manbetx
HDL验证支持使用Xili万博1manbetxnx公司，Intel和Microsemi的FPGA板FPGA-在半实物验证。
原型平台与实况视频输入
通过下载原型的视觉处理程序计算机视觉工具箱支持包赛灵思万博1manbetx®ZYNQ®基于硬件并采用HDL编码器和嵌入式编码®从您的MATLAB或Simulink中实现生成代码。万博1manbetx
原型您的FPGA硬件与真实世界视频输入设计。
生产部署
使用HDL编码器生成高质量的，与目标无关的RTL和AXI接口，从硬件子系统模型。
生成与SoC的互连接口的代码。
视觉处理的FPGA
关注此五部分视频系列介绍了一些重要概念和原型设计和生产针对视觉应用到FPGA中的工作流程。
视觉处理的FPGA
关注此五部分视频系列介绍了一些重要概念和原型设计和生产针对视觉应用到FPGA中的工作流程。
