法拉第加速SIP开发,通过基于模型的设计将NAND闪存控制器ECC发动机门数减少了57%
挑战
解决方案
结果
- 模拟速度快200倍
- 吞吐量性能提高了15%
- 登机人数减少了57%
Simul万博1manbetxink环境是探索系统级架构的理想环境。模拟速度比我们以前的工作流程快200倍,而且Simulink模型可以很容易地转换为C语言和HDL代码,从而实现了高可扩展性和可重用性。”万博1manbetx
Ken Chen, Faraday
许多集成电路制造商依赖于硅知识产权(SIP)提供商进行片上系统(SoC)和特定应用集成电路(ASIC)设计。对于SIP设计者来说,内存控制器代表着机遇和挑战:机遇在于每个微处理器子系统都需要内存控制器;这是一个挑战,因为内存控制器是复杂的设计,需要不断增强以支持广泛的存储设备。万博1manbetx法拉第技术公司(Faraday Technology Corporation)等SIP供应商如果减少了设计的门数,缩短了内存控制器和其他模块的开发周期,从而最终降低了客户的成本,就会获得竞争优势。
Faraday采用MathWorks工具进行基于模型的设计,以加速SIP开发,探索系统级设计方案,并改善工程师之间的沟通。
法万博1manbetx拉第ESL方法学经理Ken Chen表示:“Simulink是集成、模拟和探索设计架构的绝佳环境。“使用Sim万博1manbetxulink,我们可以执行基于周期的模拟,速度比RTL模拟快200倍,这使我们能够快速确定最佳设计配置,并更快地将产品推向市场。”s manbetx 845
挑战
当法拉第的模块包含离散时间相互作用时,模拟本身就很慢。例如,控制双数据速率(DDR)内存或闪存数据流的模块必须采用复杂的通信协议并管理大量数据。事实证明,模拟这些模块非常缓慢,为了赶上最后期限,法拉第不得不限制设计迭代和测试。由于几乎没有时间进行优化,工程师们只做了最坏的情况,这导致了有更多闸门的次优设计,以及比必要的更高成本。
解决方案
法拉第工程师使用MATLAB建立了一个新的工作流程®,仿万博1manbetx真软件®和状态流®建模和模拟他们的系统级设计,以及Simulink Coder™和HDL Coder™从他们的模型生成代码。万博1manbetx
在Simulink和S万博1manbetxtateflow中,工程师们模拟了多个设计模块,包括用于DDR和flash控制器的有限状态机(fsm)。他们在Simulink中进行了大量的仿真,以确保模型对于一系列配置的周期准确。万博1manbetx他们使用MATLAB对模型进行统计分析。
在架构设计阶段,法拉第工程师评估了各种模块组合,并尝试了不同的参数值。他们利用模拟结果来优化和改进设计。Chen说:“状态流使工程师能够在一个易于理解的抽象层次上详细地交流复杂的控制器设计。
作为RTL模拟的更快替代方案,法拉第工程师使用Simulink Coder从他们的模型生成C代码。万博1manbetx这段C代码提供了一个程序员的设计视图,可以集成到许多虚拟平台解决方案中,用于软件开发和系统级架构探索。万博 尤文图斯
在实现阶段,法拉第工程师使用HDL Coder从相同的Simulink模型中自动生成HDL代码,以集成到RTL仿真中,而不是手动编码他们的设计。万博1manbetx这种工作流程使法拉第缩短了从架构设计到基于fpga的原型的设计过程。
Faraday已经完成了DDR和flash控制器项目,并按时向客户交付了SIP设计。工程团队通过重用和调整现有模型来加速未来内存控制器项目的开发。
结果
模拟速度快200倍.用Simulink和Stateflow模拟系统级模型的速度比RTL模拟快200倍万博1manbetx。因此,法拉第完成了更多的设计迭代,并迅速确定了最佳参数和配置。
吞吐量性能提高了15%.万博1manbetxSimulink模拟揭示了遗留设计中的低效率——特别是在仲裁器和FIFO机制中。法拉第的工程师没有重新设计整个系统,而是专注于这些组件,迅速将吞吐量提高了15%。法拉第采用基于模型设计的新型DDR控制器,将系统性能提高了33%以上。
登机人数减少了57%.在过去,缓慢的模拟和紧凑的时间表限制了设计迭代,迫使法拉第只针对最坏的情况进行设计。使用MATLAB、Simul万博1manbetxink和Stateflow,他们应用了统计误差模型,并在名义和最坏情况下评估了系统性能。然后,他们可以做出明智的权衡决定,将一个项目的总门数减少57%。
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