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为…生成IP核Zynq平台MATLAB

生成IP核

生成一个自定义IP核，以针对所支持的平台万博1manbetxXilinx的HDL 万博1manbetxCoder™支持包®Zynq®平台：

  1. 创建一个包含MATLAB的HDL编码器项目®设计和测试台架，或打开现有项目。

  2. 在HDL Workflow Advisor中，定义输入类型并执行定点转换。

    若要了解如何将设计转换为定点，请参见基于MATLAB的基本HDL代码生成和FPGA合成．

  3. 在HDL Workflow Advisor中选择代码生成目标任务:

    • 工作流:选择IP核生成．

    • 平台:选择以下平台之一:

      • Xilinx Versal AI核心系列VCK190评估试剂盒

      • Xilinx Zynq Ultrascale+ MPSoC ZCU102评估试剂盒

      • Xilinx Zynq ZC702评估试剂盒

      • Xilinx Zynq ZC706评估试剂盒

      • Zedboard

      如果在下拉菜单中看不到目标硬件，请选择得到更多的下载目标支持包。万博1manbetx

      HDL编码器自动设置合成工具来Xilinx Vivado，但您可以更改合成工具来Xilinx ISE．

    • 参考设计而且参考设计路径:如果您有下载的参考设计，请选择您的参考设计．为参考设计路径，输入已下载的参考设计组件的路径。

    • 其他源文件:如果您正在使用高密度脂蛋白。黑箱系统对象™包括现有的Verilog®或硬件描述语言(VHDL)®代码，输入文件名。手动输入每个文件名，以分号(；)，或使用.．.按钮。源文件语言必须与目标语言匹配。

  4. 在设置目标接口步骤中，为每个端口选择一个选项目标平台接口下拉列表。

  5. 在HDL代码生成步骤，可选地指定代码生成选项，然后单击运行．

  6. 在HDL Workflow Advisor消息窗格中，单击IP核报告链接以查看生成的IP核的详细文档。

要了解有关自定义IP核生成的更多信息，请参见自定义IP核生成．

要求和限制

不能同时映射到同一个IP核中的AXI4接口和AXI4- lite接口。

要将设计函数输入或输出映射到AXI4-Lite接口，输入和输出必须:

  • 位宽度小于或等于32位。

  • 是标量。

当将设计函数输入或输出映射到AXI4-Stream Video接口时，应适用以下要求:

  • 端口宽度必须为32位。

  • 端口必须为标量。

  • 最多支持1个视频输入端口和1个视频输出端口。

中不支持AXI4-Stream Video接口万博1manbetx协同处理-阻塞处理器/FPGA同步模式。