在生产中,FPGA、ASIC和SoC项目,RTL验证通常消耗时间和精力最多的任务。尽管这一努力,错误仍然进入硅以更高的速度比预期的。根源之一是通信算法设计之间的差距,这常常开始于MATLAB®或仿真万博1manbetx软件®,RTL设计和验证。新算法过于复杂,依靠规范文档和代码写的字。
这个视频这种沟通障碍提供了一个解决方案,提出了我们通常看到我们的客户的顺序采用这些新技术:
- SystemVerilog DPI组件生成:而不是依靠算法工程师编写规范文档验证团队必须解释和编写测试用例和参考模型,您可以自动生成模型从MATLAB或仿真软件为你SystemVerilog testbench。万博1manbetx如果规范的变化,你的变化算法,测试它,并重新生成模型。
- Cosimulation:当你需要调试你的RTL设计之间的问题,testbench,和系统——或者algorithm-level设计,RTL一起可以cosimulate MATLAB或仿真软件模拟器。万博1manbetx这提供了完整的可见性的算法和RTL同时,使算法工程师直接与验证和硬件设计工程师合作。
- 早期的验证和确认:许多客户已经开始改进算法与更多的硬件细节,如流的行为,定点数据类型,和硬件体系结构。然后构建一个可重用的和自动化的测试环境中,嵌入断言,和测量范围。
这分阶段方法采用收益好处几乎立即验证团队,长期和鼓励合作系统/算法设计、硬件设计和硬件验证,导致更加健壮和敏捷开发过程。
