万博1manbetxSimulink Design Verifier

万博1manbetxSimulink Design Verifier

识别设计错误,证明要求合规性,并生成测试

开始:

设计错误检测

在模拟之前发现模型中的设计错误,包括运行时错误,诊断错误和死亡逻辑。

运行时和诊断错误

在运行模拟之前,您可以检测运行时和建模错误,包括整数溢出,逐个界面,阵列超出界限,子正数值和浮点错误以及数据有效性错误。

死亡逻辑

在模拟和执行生成代码的模型中查找无法激活的模型中的对象。

在模型中查看死亡逻辑。

测试案例生成

生成动态仿真的测试用例,实现结构和功能覆盖目标。

C / C ++代码的测试用例

生成测试用例,以增加所生成的代码和C / C ++代码的覆盖范围万博1manbetx®块和in.州流程®图表。

为调用C代码的模型生成测试。

基于要求的验证

验证使用MATLAB,SIMULINK和StateFlow表示的正式要求。万博1manbetx

简化变体模型

使用VARIANT REDUCER为有效配置的子集生成缩小模型。

简化部署模型

完全验证了主变量模型后,使用变体减速器为有效配置的子集生成缩小模型。还减少了所有相关文件和可变依赖项。减少的工件包装在单独的文件夹中,以便可轻松部署和与客户和合作伙伴共享。

创建缩小模型。