HDL验证者
Testen und Verifizieren von Verilog-und VHDL代码MIT HDL-Simulatoren und FPGA-Platinen
MIT HDL Verifier™KönnenSieVerilog®——和硬件描述语言(VHDL)®-designsfürfpgas,asics und socs testen und Verifizieren。SieKönnenRTL-Code Mit Testbenches Verifizieren,在Matlab中死亡®oder 万博1manbetxsimulink.®Ausgeführtwerden,indem sie eine kosimulation mit einem hdl-simulatordurchführen。DieselbenTestbenchesKönnenMitFPGA-und Soc-Entwicklungsplatinen Verwendet Werden,UM HDL-Impleangern Auf HardwareZuüberprüfen。
HDL验证员百搭工具FÜRDASdebuggen und testen von fpga-simentierungen auf xilinx®- und英特尔®-Platinen。SieKönnenMatlab Verwenden,Um Durch Lesen und Schreiben在AdressierBare注册设计AUF Hardware Zu Testen。SieKönnenMesspunkunkte在设计Einfügenund Triggerbedingungen Festlegen,UM Interne Signale Zur Visualisierung and Analyze在Matlab Hochzuladen。
HDL Verifier Geniert VerifikationsModelle Zur Verwendung在RTL-Testbenches,EinschließlichUVM-Testbenches(通用验证方法)。Diese Modelle Werden Nativ在SimulatorenAusgeführt,DiS DAS SystemVerilog直接编程界面(DPI)Unterstützen。
开始:
Debuggen und Verifizieren vonsystementwürfen
Verwenden Sie System-Testbenches und ReverenzModelle在Matlab und Sim万博1manbetxulink,UM Zu Verifizieren,OB Verilog-oder VHDL-Code Funktionalen SpezifikationenEntsPricht。Verifizieren SieEntwürfeMithilfe von Matlab oder Si万博1manbetxmulink Mit Den Simulatoren Incisive®und xcelium™von cadence®oder den simulatoren modelsim®杜松子®Von Mentor图形®。
Integration des Vorhandenen HDL代码
您可以在matlab中使用hdl代码,在Simulink-Modelle中使用算法,在Simulink-Modelle中使用系统仿真durchzuführen。万博1manbetxVerilog- code automatich zu imtieren and verindungen mit HDL-Simulatoren von Mentor Graphics and Cadence herstellen . Verilog- code automatich zu imtieren and verindungen mit HDL-Simulatoren von Mentor Graphics and Cadence herstellen。
Bestimmung der HDL-Codeabdeckung
Evaluieren and verfeinern Sie testbench in Si万博1manbetxmulink mit Resultaten der Analysetools für Codeabdeckung and interaktiven Quellcode-Debuggern der HDL-Simulatoren von Mentor Graphics and CadenceFühren您的测试interaktiv ausder schreiben Sie Skripte für批量模拟。
Generung von Uvm-Komponenten
Generieren SieVollständigeUVM-Testbenches(通用验证方法)AUS Simulink Modellen。万博1manbetxGenerieren Sie Verifikationskomponenten Wie UVM-Semenzen,记分牌und设计 - 测试(DUT),und Integeren Sie Sie在Produktions-testbenches。
Generierung von SystemVerilog DPI-Komponenten
Generieren Sie SystemVerilog DPI-Komponenten Aus Matlab-FunktioNen Oder 万博1manbetxSimulink-Subsystemen Als VerhaltensModelle Zurvendung在UmgebungenFür的Die Funktionale Verifikation,EinschließlichVCS®von Synopsys,深刻的Xcelium von Cadence和ModelSim的Questa von Mentor Graphics。
FPGA in-in-Loop-Tests
Verwenden Sie system - testbench in MATLAB oder 万博1manbetxSimulink, um HDL-Implementierungen of FPGA-Platinen zu testen。Verbinden Sie Ihren主机自动化mit FPGA-Platinen von Xilinx,英特尔®和Microsemi®Über以太网,JTAG OADER PCI Express®。
Datenerfassung von FPGA.
Erfassen Sie Hochgeschwindigkeits-signale vonEntwürfen,Die Auf Einem FPGAAusgeführtWerden,und Laden Sie Sie Automatisch在Matlab,UM Sie Anzuzeigen undzu anchyysieren。Analyseren Sie Signale在Ihrem Gesamten Entwurf,UM Das Erwarteete Verhalten Zu Verifizieren Oder Anomalien Zu Untersuchen。
Lese- / Schreibzugriff Auf Den ArbeitsPheicher
Greifen Sie Von Matlab AusüberJTAG,以太网臭虫PCI Express Auf ArbeitsPeicher Auf der Platine Zu,Indem Sie Einen IP-Core von Mathworks在FPGA-EntwürfeEinfügen。Testen Sie FPGA-Algorithmen Mithilfe von Lese-oder Schreibzugriff Auf Auf-RessiondundübertragenSCroße信号 - 奥贝尔·Bilddateien Zwischen Matlab und Arbeitsspeherh Auf der铂金。
Automatisierung der HDL-kosimulation
Führensie eine automatisierte verifikation von Verilog- oder vhdl-code,der vonHDL编码器generiert wurde,direkt vom hdl工作流程顾问 - 工具aus durch。
Automatisierung冯FPGA-Tests
Führeneine硬件 - 验证von testbenches在matlab oder simulink aus durch,Indem万博1manbetx sie fpga-bitstreams在entwicklungstools von Xilinx,Intel undicroymi Generieren中的Mithilfe der集成。FügenSietestpunkte Zu Si万博1manbetxmulink-Modellen Hinzu,UM Signale Zu Erfassen und在Matlab Zu Laden,Wo Sie Sie Dann Anzeigen undanalysierenKönnen。
SystemVerilog DPI-Testbench
GenerierenSieWährendder HDL-Codegenerierung EINE SystemVerog-TestBench AUS Einem Simul万博1manbetxink-Modell。Verifizieren Sie Den Generierten Verilog-臭虫 - 代码Mithilfe der Testbench Mit HDL-Simulatoren Wie VCS von Synopsys,Incisive Oder Xcelium Von Cadence,Modelsim Oder Questa Von Mentor Graphics Und Vivado von Xilinx。
Virtuelle Prototypen
Generieren Sie Virtuelle Prototypen-Modelle von Systemc Mit TLM 2.0-Schnittstellen,Mus在Simulationen Mit Virtuellen Plattformen Zu Nutzen。
IP-Xact-Unterstützung
Passen Sie Die TLM-Schnittstellen der Generierten Komponenten Durch Exportieren von IP-XACT XML-Dateien AN。Verwenden Sie Den TLM发生器,UM IP-Xact-Dateien Mit Information Zurzuordnung Zwischen Simulink un万博1manbetxd Den Generierten TLM-Komponenten Zu Erzeugen。