滤波器设计HDL编码器™ 生成可合成的可移植VHDL®和Verilog®用MATLAB设计定点滤波器的实现代码®在FPGA或ASIC上。它自动创建VHDL和Verilog测试台,用于模拟、测试和验证生成的代码。
设计了一个基本的量化离散时间FIR滤波器,生成了滤波器的VHDL代码,并用生成的测试台对VHDL代码进行了验证。
设计一个优化的FIR滤波器,为滤波器生成Verilog代码,并用生成的测试台验证Verilog代码。
设计IIR滤波器,为滤波器生成VHDL代码,并使用生成的测试台验证VHDL代码。
基于HDL代码生成的滤波器设计概述。