主要内容

自定义生成的UVM代码

自定义SystemVerilog文件横幅

使用时uvmbuild为生成UVM测试工作台的功能，生成的SystemVerilog文件具有默认文件横幅。默认横幅包括文件位置，创建文件的日期和时间以及MATLAB®和使用文件创建的HDL验证™版本。

您可以通过将其在横幅中的注释语句中插入文本或这些可选令牌来自定义生成的SystemVerilog文件。

  • ％- 日期生成文件（从计算机时钟取）

  • ％<文件名>- 生成文件的名称

  • ％- 通往生成文件位置的完整路径

  • ％- 创建文件的HDL验证器版本

  • ％- 创建文件的MATLAB版本

  • ％<型号名称>- 模型的名称

  • ％- 序列号，每次保存模型时每次增加1

  • ％- 模型最后保存的日期（从最后保存“模型属性”对话框上的字段）

在子系统描述中自定义横幅

在SystemVerilog组件中自定义横幅，这些横幅由Simulink映射万博1manbetx®子系统（例如，序列或记分板子系统），右键单击Simulink子系统并选择万博1manbetx特性。在“属性”对话框中，单击一般的标签，在描述窗格，输入您的自定义文本。例如：

这是我的自定义横幅％％
对于此示例，执行uvmbuild功能，生成的Systemverilog呈现此横幅：
//这是我的自定义横幅// 2020-05-08 15:06:16 // HDL验证器6.1

或者，您可以设置描述参数通过使用set_param（万博1manbetxSimulink）功能。例如，为记分牌子系统设置自定义横幅scr，执行以下命令：

custom_banner = sprintf（'这是我的记分牌\ nfile路径：%% '）;set_param（scr，'description'，custom_banner）;uvmbuild（dut，seq，scr，'驱动程序'，drv，“监视器”，星期一）；

在顶级模型中自定义横幅

要在顶级模型或未映射到Simulink子系统（例如代理或环境）的SystemVerilog组件中自定义横幅万博1manbetx描述顶部Simulink模型中的参数。万博1manbetx在Simuli万博1manbetxnk工具条上，单击造型标签，然后单击模型资源管理器。在里面模型属性右边的窗格，单击描述标签并输入您的自定义横幅文本。在生成的SystemVerilog文件中，此文本出现在顶级模型文件和SystemVerilog文件中uvm_testbench/uvm_artifacts文件夹，该文件夹未映射到Simulink中的特定子系统。万博1manbetx

另外，您可以设置顶级模型描述参数通过使用set_param（万博1manbetxSimulink）功能。例如，为名称的顶级模型设置自定义横幅最佳，执行以下操作：

set_param（'top'，'description'，'这是一个顶级注释'）uvmbuild（dut，seq，scr，scr，'驱动程序'，drv，'monitor'，mon）;

自定义HDL模拟时间尺度

默认情况下，当uvmbuild函数生成UVM测试工作台，HDL仿真时间尺度配置为`时间尺度1NS/1NS。您可以通过创建一个将时间表自定义为不同的值uvmcodegen.uvmconfig配置对象，然后使用该UVM配置对象uvmbuild功能，如此示例：

cfg = uvmcodegen.uvmconfig（“时间尺度”，，，，'1PS/1PS'）；uvmbuild（dut，seq，scr，'配置'，CFG）;

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