HDL代码生成支持万博1manbetx无线HDL工具箱

无线HDL工具箱中大多数块支持HDL代码生成。万博1manbetx

以下块仅用于模拟，不支持HDL代码生成：万博1manbetx

支持HDL代码生成的其他块万博1manbetx

其他数学工作^®s manbetx 845产品还包括支持HDL代码生成的块万博1manbetx，您可以使用它来构建您的设计。

在Simuli万博1manbetxnk库浏览器中，您可以找到支持HDL代码生成的块库库万博1manbetxHDL编码器那通信工具箱HDL支持万博1manbetx那DSP系统工具箱HDL支持万博1manbetx块图书馆和其他人。

要从所有已安装的产品创建HDL支持的块库，请输入s manbetx 845万博1manbetxhdllib.（HDL编码器）在Matlab.^®命令行。此命令需要HDL编码器许可证。

您还可以通过过滤块参考列表查看文档中支持的块。万博1manbetx点击块在帮助窗口顶部的蓝色栏中，然后选择HDL代码生成复选框左栏底部。该块列于各自的产品中。s manbetx 845您可以使用左栏中的内容表导航在产品和类别之间。s manbetx 845

有关HDL代码生成的块实现，属性和限制，请参阅每个块页面的“扩展功能> HDL代码生成”部分。

HDL中的流示例界面

无线HDL工具箱块使用的流样本控制总线数据类型被展平到HDL中的单独信号。

在VHDL中，界面声明为：

端口（CLK：在std_logic;重置：在std_logic; eNB：在std_logic;在std_logic_vector（7 downto 0）;  -  uint8 in1_start：在std_logic; in1_logic;在std_logic; in1_logic;在std_logic; out0：out0：out0：out0：out07下降到0）;  -  UINT8 OUT1_START：OUT STD_LOGIC; OUT1_END：OUT STD_LOGIC; OUT1_VALID：OUT STD_LOGIC）;

在Verilog中，界面声明为：

输入CLK;输入复位;输入eNB;输入[7：0] IN0;// uint8输入In1_start;输入IN1_END;输入IN1_VALID;输出[7：0] OUT0;// uint8输出out1_start;产出OUT1_END; output out1_valid;