HDL编码器

为FPGA和ASIC设计生成VHDL和Verilog代码

HDL编码器™ 生成便携式、可合成的Verilog®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件万博1manbetx®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型和设计。

HDL Coder提供了一个工作流顾问,可以自动化Xilinx的编程®,Microsemi®,以及英特尔®门阵列. 你可以控制HDL体系结构(49:42)和实现,突出关键路径,并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在Simulink模型和生万博1manbetx成的Verilog和VHDL代码之间,为遵守DO-254和其他标准的高完整性应用程序启用代码验证。

开始:

HDL代码生成

以高抽象级别开发和验证硬件设计,并自动生成可合成的RTL代码,以用于FPGA、ASIC或SoC设备。

高级硬件设计

设计您可以从300多个面向hdl的Simulink模块、MATLAB函数和状态流程图中选择您的子系统。万博1manbetx模拟您的设计的硬件行为,探索替代架构,并生成可合成的VHDL或Verilog。

脉冲检测算法的硬件结构。

独立于供应商的目标

生成可合成的RTL,用于一系列实现工作流和FPGA、ASIC和SoC设备。重用相同的模型以生成原型和生产代码。

生成可部署在任何FPGA、ASIC或SoC设备上的高效独立于供应商的可合成RTL。

可读、可追踪的HDL代码

遵守功能安全标准,如DO-254,ISO 26262IEC 61508通过维护需求、模型和HDL之间的可跟踪性。生成的HDL符合行业标准规则,对于代码审查来说可读性强。

生成链接到源模型和需求的HDL代码。

预测设计关闭

使算法和硬件设计工程师能够在单一的环境中一起工作,应用他们各自的专业知识,同时消除存在于依赖规范文档和手工编码RTL的传统工作流中的通信差距。

更快的硬件开发

通过在一个环境中集成算法和硬件设计,更有效地收敛于高质量的系统设计。深入了解硬件实现如何在工作流的早期影响算法约束。

协作在工作流的早期为算法添加硬件实现细节。

更优化的设计

在提交RTL实现之前,研究各种各样的硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、dsp和ram。

快速探索广泛的实现选项。

早期核查

在工作流程的早期,在系统级别模拟数字、模拟和软件功能,并在优化模型以实现时不断集成。管理测试套件,测量测试覆盖率,并生成组件以启动RTL验证。

验证和调试高级功能,并为RTL验证生成模型。

FPGA、ASIC和SoC部署

部署到原型或生产硬件。自动瞄准各种设备和电路板。

基于FPGA的器件

生成高效映射到的RTL赛灵思公司,英特尔美高森美FPGA与SoC设备。将输入和输出映射到设备级I/O和AXI寄存器使用硬件支持包万博1manbetx为流行板,或定义自己的自定义参考设计。

在FPGA原型板上测试无线通信算法。

ASIC工作流程

高层设计和验证硬件模拟、数字和软件混合系统的功能和架构。然后,生成可读且符合规则的RTL,以交付高质量的结果(QoR)ASIC硬件

使用HDL Workflow Advisor以Speedgoat FPGA I/O板为目标。

有特色的应用程序

为需要定制数字硬件的性能和效率的信号处理和控制应用程序设计和生成代码。

无线通信

使用实时或捕获的信号设计系统级算法,然后添加硬件架构细节或重用来自的子系统和块无线HDL工具箱™.部署到预配置软件无线电(SDR)平台或自定义目标硬件。

实现无线通信算法的硬件架构。

电机和功率控制

实现复杂的低延迟控制系统在FPGA、ASIC或SoC硬件上,同时维护浮点(9:19)需要时的准确性。使用工厂模型进行模拟,部署到原型系统,并为生产部署重用模型。

从浮点电机控制算法生成HDL。

视频和图像处理

从中生成有效的RTLVision HDL工具箱™模块和子系统,为视觉处理算法的流式硬件实现建模。通过使用模拟内存和软件事务延迟来改进算法SoC块集™

hdl优化的视频和图像处理块。

半实物仿真

执行复杂模拟场景的实时模拟™硬件在环(HIL)在FPGA快速控制原型系统上运行的工厂模型。使用Simscape HDL工作流顾问对FPGA I/O模块进行自动编程。

将Simscape工厂模型转换为部署在Speedgoat FPGA I/O板上。

设计和验证工作流程

将算法设计与硬件实现相连接不仅仅涉及HDL代码生成。学习最佳做法(15:25)用于原型设计和生产工作流。

硬件设计

开发高效处理流数据的算法。添加硬件架构细节,包括HDL就绪的Simulink块、自定义MATLAB功能块和状态流程图。万博1manbetx

浮点数到定点

定点量化为实现效率权衡了数值精度。定点设计师™帮助自动化和管理此过程,同时本机浮点(9:19)HDL代码生成提供了宽动态范围操作的准确性。

自动定点量化、使用本机浮点合成或使用每种的组合。

原型设计与验证

应用左移验证以尽早消除bug,并确保硬件在系统上下文中按需要运行。使用高密度脂蛋白校验™直接从MATLAB和Simulink调试FPGA原型,并生成组件以加快RTL验证。万博1manbetx

验证高级功能,在连接到Simulink的FPGA上模拟生成的HDL,并生成模型。万博1manbetx

最新的特性

优化的平方根

从平方根操作生成高频定点HDL

半精确本机浮点数

从半精度浮点模型生成与目标无关的可合成RTL代码

子系统参考支持万博1manbetx

从通过引用子系统重用块的模型生成HDL代码

软件接口脚本生成

利用MATLAB在SoC平台或独立FPGA板上对生成的IP核进行仿真分析。

千兆采样每秒(GSPS)信号处理

通过使用基于帧的输入(需要DSP系统工具箱)提高HDL优化CIC抽取和复到幅值角度转换的吞吐量

英特尔®夸脱®Prime Pro Edition定位

生成通用HDL IP核或将IP核集成到英特尔参考设计中

看见发行说明有关这些功能和相应功能的详细信息。

用于FPGA、ASIC和SoC开发的MATLAB

领域专家和硬件工程师使用MATLAB®和Sim万博1manbetxulink®开发原型和生产应用程序,以部署在FPGA、ASIC和SoC设备上。