HDL编码器
为FPGA和ASIC设计生成VHDL和Verilog代码
HDL编码器™ 生成便携式、可合成的Verilog®和硬件描述语言(VHDL)®从MATLAB代码®函数,仿真软件万博1manbetx®模型和Stateflow®图表。生成的HDL代码可以用于FPGA编程或ASIC原型和设计。
HDL Coder提供了一个工作流顾问,可以自动化Xilinx的编程®,Microsemi®,以及英特尔®门阵列. 你可以控制HDL体系结构(49:42)和实现,突出关键路径,并生成硬件资源利用率估计。高密度脂蛋白编码器提供了可追溯性在Simulink模型和生万博1manbetx成的Verilog和VHDL代码之间,为遵守DO-254和其他标准的高完整性应用程序启用代码验证。
开始:
高级硬件设计
设计您可以从300多个面向hdl的Simulink模块、MATLAB函数和状态流程图中选择您的子系统。万博1manbetx模拟您的设计的硬件行为,探索替代架构,并生成可合成的VHDL或Verilog。
独立于供应商的目标
生成可合成的RTL,用于一系列实现工作流和FPGA、ASIC和SoC设备。重用相同的模型以生成原型和生产代码。
更快的硬件开发
通过在一个环境中集成算法和硬件设计,更有效地收敛于高质量的系统设计。深入了解硬件实现如何在工作流的早期影响算法约束。
更优化的设计
在提交RTL实现之前,研究各种各样的硬件体系结构和定点量化选项。高级合成优化有效地映射到设备资源,如逻辑、dsp和ram。
基于FPGA的器件
生成高效映射到的RTL赛灵思公司,英特尔和美高森美FPGA与SoC设备。将输入和输出映射到设备级I/O和AXI寄存器使用硬件支持包万博1manbetx为流行板,或定义自己的自定义参考设计。
实时仿真与测试
目标可编程FPGA I/O模块从…起快羊和其他人使用HDL工作流顾问,并使用万博1manbetx仿真软件实时™.本机浮点(9:19)HDL代码生成简化了高精度原型的工作流程。
无线通信
使用实时或捕获的信号设计系统级算法,然后添加硬件架构细节或重用来自的子系统和块无线HDL工具箱™.部署到预配置软件无线电(SDR)平台或自定义目标硬件。
视频和图像处理
从中生成有效的RTLVision HDL工具箱™模块和子系统,为视觉处理算法的流式硬件实现建模。通过使用模拟内存和软件事务延迟来改进算法SoC块集™.
半实物仿真
执行复杂模拟场景的实时模拟™硬件在环(HIL)在FPGA快速控制原型系统上运行的工厂模型。使用Simscape HDL工作流顾问对FPGA I/O模块进行自动编程。
优化的平方根
从平方根操作生成高频定点HDL
半精确本机浮点数
从半精度浮点模型生成与目标无关的可合成RTL代码
子系统参考支持万博1manbetx
从通过引用子系统重用块的模型生成HDL代码
软件接口脚本生成
利用MATLAB在SoC平台或独立FPGA板上对生成的IP核进行仿真分析。
千兆采样每秒(GSPS)信号处理
通过使用基于帧的输入(需要DSP系统工具箱)提高HDL优化CIC抽取和复到幅值角度转换的吞吐量
英特尔®夸脱®Prime Pro Edition定位
生成通用HDL IP核或将IP核集成到英特尔参考设计中
看见发行说明有关这些功能和相应功能的详细信息。
用于FPGA、ASIC和SoC开发的MATLAB
领域专家和硬件工程师使用MATLAB®和Sim万博1manbetxulink®开发原型和生产应用程序,以部署在FPGA、ASIC和SoC设备上。