Mathworks今天宣布了高密度脂蛋白验证器为目前可用的201万博1manbetx9B发布开始提供对普遍验证方法（UVM）的支持。HDL验证程序使设计验证工程师能够开发FPGA和ASIC设计，直接从Simulink模型生成UVM组件和测试台，并在支持UVM的模拟器中使用它们，例如来自Synopsys，Cadence和Mentor的模拟器。万博1manbetx万博1manbetx
一个最近的研究Wilson Research Group发现48%的FPGA设计项目和71%的ASIC设计项目依赖于UVM进行设计验证。通常，算法开发人员和系统架构师在MATLAB和Simulink中开发新的算法内容。万博1manbetx然后，设计验证(DV)工程师在为RTL测试工作台手写代码时，使用MATLAB和Simulink模型作为参考，这可能是一万博1manbetx个非常耗时的过程。现在有了HDL验证器，DV工程师可以自动生成UVM组件，如序列或记分牌从系统级模型已经在Simulink中开发。万博1manbetx这种方法减少了验证工程师为用于无线通信、嵌入式视觉和控制等应用的ASIC和FPGA设计开发测试工作台的时间。
A万博1manbetxllegro MicroSystems ASIC开发经理Khalid Chishti说:“Simulink允许我们减少花费在手写生产UVM测试台、测试序列和记分牌上的时间约50%，为我们留出更多的时间专注于突破性创新的应用。”“我们为汽车应用设计的 asic依赖UVM进行生产验证——MATLAB和Simulink简化了为这些设备开发算法的曾经繁琐的任务。”万博1manbetx
随着新的功能，如从MATLAB和Simulink生成UVM组件、SystemVerilog断言和SystemVerilog DPI组件，HDL验证器现在为负责asic和fpga生产验证的设计验证团队提供扩展支持。万博1manbetx万博1manbetx通过SystemVerilog中的手写代码在HDL模拟器中开发严格的测试平台，这些设计验证团队现在可以直接从现有的MATLAB和Simulink模型中生成验证组件，并重用这些模型来加快生产验证环境的创建。万博1manbetx
“根据Wilson Research和Mentor Graphics的2018年功能验证研究，DV工程师将大约五分之一的时间花在ASIC和FPGA项目的测试平台开发上，”MathWorks的HDL产品营销经理Eric Cigan说。“HDL验证器从现有的MATLAB和Simulink模型中生成UVM和SystemVerilog DPI组件的能力可以提高DV工程师的生产力，并改善系统架构师、硬件设计师和DV工程师之间的协作。”万博1manbetx
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