主要内容

基本FIR滤波器

为你的教程文件创建一个文件夹

在MATLAB之外设置一个可写的工作文件夹®安装文件夹，用于存储完成教程工作时生成的文件。本教程的说明假设您创建了该文件夹hdlfilter_tutorials在C盘。

在滤波器设计器中设计FIR滤波器

本节假设您熟悉MATLAB用户界面和过滤器设计器。下面的说明将指导您完成使用filter Designer设计和创建基本FIR滤波器的过程:

  1. 启动MATLAB软件。

  2. 将当前文件夹设置为您在其中创建的文件夹为你的教程文件创建一个文件夹．

  3. 启动筛选器设计器filterDesigner在MATLAB命令窗口中的命令。出现“过滤器设计和分析工具”对话框。

  4. 在“过滤器设计和分析工具”对话框中，检查已设置以下过滤器选项:

    选项 价值
    响应类型 低通滤波器
    设计方法 冷杉Equiripple
    过滤器订单 最低订购量
    选项 密度的因素：20.
    频率的规范

    单位：赫兹

    Fs：48000

    成就：9600

    Fstop：12000
    大小规格

    单位：dB

    apas：1

    Astop：80

    这些设置适用于过滤器设计器为您创建的默认过滤器设计。如果您不需要更改过滤器，并且设计滤波器是灰色的，你完成了可以跳转到吗量化滤波器．

  5. 如果修改了步骤4中的选项，请单击设计滤波器．筛选器设计器为指定的设计创建筛选器，并在任务完成时在筛选器设计器状态栏中显示以下消息。

    设计滤波器……完成

    有关使用滤波器设计器设计滤波器的更多信息，请参阅DSP系统工具箱™文档。

量化滤波器

您必须量化用于HDL代码生成的过滤器。要量化过滤器，

  1. 打开创建的基本FIR滤波器设计在滤波器设计器中设计FIR滤波器．

  2. 单击“设置量化参数”按钮在左侧工具栏中。筛选器设计器显示过滤算法菜单在其对话框的下半部分。

  3. 选择定点从过滤算法列表。然后选择指定所有从过滤精度列表。过滤器设计器在其对话框的下半部分显示量化参数的三个选项卡面板中的第一个。

    使用量化选项测试各种设置对量化滤波器性能和精度的影响。

    量化参数设置如下:

    选项卡 参数 设置
    系数 分子字长 16
    最佳精度分数长度 选择
    使用无符号表示 清除
    缩放分子系数以充分利用整个动态范围 清除
    输入/输出 输入字长 16
    输入分数长度 15
    输出字长 16
    过滤器内部 舍入模式 地板上
    溢出模式 饱和
    累计字长 40

  4. 点击应用．

有关使用滤波器设计器量化滤波器的更多信息，请参阅DSP系统工具箱文档。

配置和生成VHDL代码

量化过滤器之后，就可以配置编码器选项并为过滤器生成VHDL代码了。本节将指导您启动Filter Design HDL Coder™UI，设置选项，并为您设计和量化的基本FIR滤波器生成VHDL代码和测试平台在滤波器设计器中设计FIR滤波器而且量化滤波器．

  1. 通过选择启动Filter Design HDL Coder用户界面目标>产生高密度脂蛋白在过滤器设计器对话框中。过滤器设计器显示生成HDL对话框。

  2. 找到过滤器设计HDL编码器在线帮助。

    1. 在MATLAB窗口中，单击帮助按钮，或单击帮助>产品帮助．

    2. 在内容面板帮助浏览器，选择滤波器设计HDL编码器条目。

    3. 最小化帮助浏览器。

  3. 在生成HDL对话框中，单击帮助按钮。一个小的上下文敏感的帮助窗口将打开。窗口显示对话框的相关信息。

  4. 关闭帮助窗口。

  5. 将光标放在文件夹属性中的标签或文本框目标窗格中的Generate HDL对话框，然后右键单击。一个这是什么?按钮出现。

  6. 点击这是什么?上下文敏感的帮助窗口显示描述文件夹选择。配置生成的HDL代码的内容和样式，使用上下文敏感的帮助在工作时获取更多信息。每个选项都有一个帮助主题。

  7. 在的名字的文本框。目标窗格中，将默认名称替换为basicfir．此选项命名VHDL实体和包含过滤器的VHDL代码的文件。

  8. 选择全局设置界面的选项卡。然后选择一般的标签。附加的设置部分的UI。类型教程-基本FIR滤波器在标头注释文本框中。编码器将注释添加到每个生成文件的头注释块的末尾。

  9. 选择港口的标签。附加的设置部分的UI。

  10. 修改输入、输出端口名称。在输入端口文本框，替换filter_in与data_in．在输出端口文本框，替换filter_out与data_out．

  11. 属性的复选框添加输入寄存器选择。的港口窗格现在看起来如下所示。

  12. 单击试验台选项卡中的生成HDL对话框。在文件名称文本框中，将默认名称替换为basicfir_tb．这个选项命名生成的测试平台文件。

  13. 点击生成启动代码生成过程。

    编码器在生成过滤器和测试台VHDL文件时，在MATLAB命令窗口中显示消息:

    ###开始VHDL代码生成过程的过滤器:basicfir ###生成:C:\hdlfilter_tutorials\hdlsrc\basicfir###开始生成basicfir VHDL实体###开始生成basicfir VHDL架构### HDL延迟为2个样本###成功完成过滤器VHDL代码生成过程:basicfir ###开始生成VHDL测试台###生成输入刺激###已生成输入刺激;长度3429个样本。C:\hdlfilter_tutorials\hdlsrc\basicfir_tbvhd ###请稍等…###完成生成VHDL测试平台

    如消息所示，编码器创建文件夹hdlsrc在当前工作文件夹下并放置文件basicfir.vhd而且basicfir_tb.vhd在那个文件夹里。

    注意，这些消息包括到生成的代码和测试台架文件的超链接。通过单击这些超链接，您可以直接在MATLAB编辑器中打开代码文件。

    生成的VHDL代码具有以下特征:

    • VHDL实体命名为basicfir．

    • 当复位信号激活时使用异步复位的寄存器high(1)。

    • 端口的名称如下:

      硬件描述语言(VHDL)端口 的名字
      输入 data_in
      输出 data_out
      时钟输入 clk
      时钟使能输入 clk_enable
      复位输入 重置

    • 用于处理过滤器输出的额外寄存器。

    • 时钟输入、时钟使能输入和复位端口为类型STD_LOGIC数据输入输出端口为类型STD_LOGIC_VECTOR．

    • 系数被命名为多项式系数n,在那里n是系数数，从1开始。

    • 0连接时使用类型安全表示:'0' & '0'.．.

    • 使用语句生成寄存器ELSIF clk'event AND clk='1' THEN而不是用rising_edge函数。

    • 后缀“_process”附加到进程名后。

    生成的测试台:

    • 是可移植的VHDL文件。

    • 强制clock、clock enable和reset输入信号。

    • 强制时钟使能输入信号高激活。

    • 驱动时钟输入信号高(1)5纳秒，低(0)5纳秒。

    • 强制重置信号两个周期加上2纳秒的保持时间。

    • 对数据输入信号应用2纳秒的保持时间。

    • 对于FIR滤波器，应用脉冲，步进，斜坡，啁啾和白噪声刺激类型。

  14. 完成代码生成后，单击关闭关闭“生成HDL”对话框。

探索生成的VHDL代码

通过打开和浏览文件来熟悉生成的VHDL代码basicfir.vhd在ASCII或HDL模拟器编辑器中。

  1. 打开生成的VHDL过滤器文件basicfir.vhd．

  2. 搜索basicfir．的值标识VHDL模块的名字选项中的目标窗格。参见第5步配置和生成VHDL代码．

  3. 搜索教程．控件输入的文本将放在此部分标头注释选择。参见第10步配置和生成VHDL代码．

  4. 搜索HDL代码．本节列出您在中修改的编码器选项配置和生成VHDL代码．

  5. 搜索过滤器设置．中指定的滤波器设计和量化设置在滤波器设计器中设计FIR滤波器而且量化滤波器．

  6. 搜索实体．的值命名VHDL实体的名字选项中的目标窗格。参见第5步配置和生成VHDL代码．

  7. 搜索港口．这港口声明定义了时钟、时钟启用、重置以及数据输入和输出端口。时钟、时钟使能和复位信号的端口以默认字符向量命名。用于数据输入和输出的端口按照您在输入端口而且输出端口的选项港口选项卡的生成HDL对话框。参见第12步配置和生成VHDL代码．

  8. 搜索常量．本节定义系数。它们使用默认命名方案命名，多项式系数n,在那里n是系数数，从1开始。

  9. 搜索信号．这段代码定义了滤波器的信号。

  10. 搜索过程．的过程块名称Delay_Pipeline_process包括默认的过程块后缀“_process”．

  11. 搜索如果重置．这段代码断言复位信号。指定了缺省值active high(1)。还要注意过程block在为寄存器生成VHDL代码时应用默认的异步重置样式。

  12. 搜索ELSIF．这段代码在过滤器操作寄存器时检查上升边。默认的ELSIF clk 'event语句代替可选语句rising_edge函数。

  13. 搜索Output_Register．这段代码将筛选数据写入输出寄存器。默认情况下会生成该寄存器的代码。第13步配置和生成VHDL代码，你清除了添加输入寄存器选项，却离开了添加输出寄存器选中。还要注意过程块名称Output_Register_process包括默认的过程块后缀“_process”．

  14. 搜索data_out．这段代码驱动过滤器的输出数据。

验证生成的VHDL代码

本节解释如何用生成的VHDL测试台验证为基本FIR滤波器生成的VHDL代码。本教程使用导师图形®ModelSim®软件作为编译和模拟VHDL代码的工具。您还可以使用其他VHDL仿真工具包。

要验证过滤器代码，请完成以下步骤:

  1. 开始你的Mentor Graphics ModelSim模拟器。

  2. 将当前文件夹设置为包含生成的VHDL文件的文件夹。例如:

  3. 如果需要，可以创建一个设计库来存储已编译的VHDL实体、包、体系结构和配置。在Mentor Graphics ModelSim控件创建设计库时，可以使用vlib命令。

  4. 编译生成的过滤器和测试平台VHDL文件。在Mentor Graphics ModelSim模拟器，你编译VHDL代码威科姆公司命令。下面的命令编译过滤器和过滤器测试台VHDL代码。

    威科姆公司basicfir。VHD vcom basicfir_tb.vhd

    下面的屏幕显示了这个命令序列和编译期间显示的信息消息。

  5. 加载试验台进行模拟。加载测试台的过程因所使用的模拟器而异。在Mentor Graphics ModelSim控件加载测试台架以进行模拟vsim命令。例如:

    vsim work.basicfir_tb

    加载结果如下图所示work.basicfir_tb与vsim命令。

  6. 打开一个显示窗口，以便在测试台架运行时监视模拟。在Mentor Graphics ModelSim模拟器，使用以下命令打开波窗口并将模拟结果作为HDL波形查看。

    以下波窗口显示。

  7. 要开始运行模拟，请为模拟器发出启动模拟命令。例如，在Mentor Graphics ModelSim控件启动模拟程序，可以使用运行命令。

    下面的显示显示运行-命令用于启动模拟。

    在运行测试台架模拟时，请注意错误消息。如果出现错误消息，则将其解释为与过滤器设计和所选HDL代码生成选项有关。根据生成过滤器VHDL代码时指定的自定义确定结果是否符合预期。

    以下波窗口显示仿真结果为HDL波形。