设计Multiple-Pixel-Per-Clock FPGA的应用程序

并行处理多个像素每个时钟使FPGA和ASIC硬件处理4 k、8 k、高的帧率视频流。视觉HDL工具箱™本地支持multi-pixel-per-万博1manbetxclock处理。Frame-to-Pixels和Pixels-to-Frame网关模块提供简单的设置开关设计的输入和输出一个像素并行4或8,及其内置块图像滤波和边缘检测等本地支持这种模式。万博1manbetx

开发自定义multi-pixel-per-clock算法,缓冲块在视觉HDL工具箱商店行形成社区大小你指定和控制信号和输出列1、4或8像素。

所示的设计是一个自定义实现的例子这个视频使用内置的街区。它演示了如何使用行缓冲创建四个平行的邻居窗户被过滤和专门设计的图像处理边缘检测器。平行窗口重叠明显,所以设计架构这些硬件资源共享。最后,讨论了硬件微架构考虑如寄存器管道插入和减少乘法器的使用方法,同时满足延迟需求。