高密度脂蛋白编码器
VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe
HDL编码器generiert portablen, synthetisieraren Verilog®——和硬件描述语言(VHDL)®代码来自MATLAB®-Funktionen,仿万博1manbetx真软件®-Modellen和Stateflow®-Diagrammen。Der generierte HDL-Code kann für dieFPGA-Programmierung订购für asic - prototype和Entwürfe verwendet werden。
HDL Coder umfast einen Workflow Advisor für die automatisierte Programmierung von Xilinx®-，Microsemi®——和英特尔®fpga。您可以在死高密度脂蛋白(49:42)我们的硬件资源很好。HDL编码器ermöglicht模具Ruckverfolgbarkeitzwischen Ihrem仿万博1manbetx真模型和dem erzeugten Verilog-bzw。VHDL代码和damit auch die Codeverifizierung bei Hochintegritätssystemen gemäßDO-254和安德森标准。
现在Loslegen:
Abstrahierter Hardwareentwurf
Wählen Sie aus über 300 HDL-fähigen 万博1manbetxSimulink-Blöcken, MATLAB-Funktionen和stateflowdiagrammen für den筹划《国际卫生条例》子系统。您可以将硬件与Verilog-Code相结合，您也可以将您的设计方案与Verilog-Code相结合。
硬件设计是一种算法。
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Generieren Sie synthetisieraren RTL-Code für eine Vielzahl an Implementierungsabläufen undFPGA、ASIC和SoC-鲍泰伦。柴油机模型können问题für原型和生产模式
Generierung von effizientem herstellerunabhängigen und synthetisieraren RTL-Code, der auf belbigen FPGA-， ASIC- der SoC-Geräten bereitgestellt werden kann。
Lesbarer, ruckverfolgbarer HDL-Code
Stellen Sie die Rückverfolgbarkeit zwischen Ihren Anforderungen, Modellen and HDL sicher, um funktionalen Sicherheitsstandards wieDO-254,ISO 26262和IEC 61508祖茂堂entsprechen。Der generierte HDL-Code erfüllt die in Der branch üblichen Regeln and istfür Code-Reviews lesbar。
Generierter HDL-Code ist dem quellmodel and den Anforderungen verknüpft。
Schnellere Hardwareentwicklung
将算法和硬件集成到一个新的系统中，以提高系统的效率。你可以在工作流程中使用一种新的算法，这是一种新的硬件实现方法。
Durch effiziente Zusammenarbeit werden硬件实施细节frühzeitig im工作流算法hinzugefügt。
贝瑟optimierte Entwurfe
您可以选择für die Hardwarearchitektur and festkomma quantisierung，也可以选择für eine bestimte RTL-Implementierung entscheiden。高纯度癸烯的合成技术sorgen für die effiziente Zuordnung zuBauteileressourcen wie Logik, DSP-Blöcken und RAM。
施耐勒评估和实施。
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希望您能理解。类比Funktionen和Softwarefunktionalität auf Systemebene frühzeitig在Ihrem工作流和sorgen Sie für die kontinuierliche集成，während Sie Ihre模型weiter für die Implementierung anpassen。Verwalten Sie Testsuites, messen Sie die Testabdeckung and erzeugen Sie Komponenten für die zügige rtl - verification。
验证和调试是RTL验证的一个重要组成部分。
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通用的rtl代码，更有效的auf赛灵思公司-，英特尔——和Microsemifpga和港口SoC-鲍泰尔·阿格比尔德·沃登·凯恩。艾因加本和澳大利亚的könne是mithilfe vonHardware-万博1manbetxSupportpaketenfür gängige本征的铂序Referenzentwürfen den I/ o pins和axis - registerauf Bauteilebene zuordnen。
测试eines算法für die funkkkkkation of einer fpga - prototype platine。
ASIC-Workflows
请确认您的发件人Hardwarefunktionalitat我的名字是-architekturen im Kontext Ihrer gemischten bzw。数字系统和软件系统。请将您的rtl代码发送到Ergebnisqualität (QoR) aufASIC硬件erzielt。
Echtzeit-Simulation和测试
您可以在programmierbare FPGA-E /模块冯快羊and anderen Herstellern mit dem HDL-Workflow-Advisor ansteuern and mit 万博1manbetxSimulink Real-Time™simulieren。本地飞ßkomma-HDL-Codegenerierung vereinfacht workflow zugunsten von äußerst akkuratem Prototyping。
Nutzung von HDL工作流顾问beim Entwurf für eine FPGA-I/O-Platine von Speedgoat。
Funkkommunikation
您的系统算法可以在übertragenen Signalen和fügen您的硬件架构可以在您的系统子系统和Blöcke der上使用无线HDL工具箱™. 这是一个很好的例子软件无线电平台（软件无线电）奥德·贝努泽尔迪涅特·齐尔哈德·厄尔根。
Implementierung von Hardwarearchitekturen für Funkkommunikationsalgorithmen。
电动机——和Leistungssteuerung
实现者请您解释一下Steuerungs——和Regelungssystemeauf FPGA、ASIC和SoC硬件，ohne dabei die gegebenenfalls nötigeFließkomma-吉纳吉特·祖维利伦。同样地，在Regelstreckenmodelle中，您也可以创建一个新的原型，并创建一个新的生产模型。
Generierung von HDL aus fly ßkomma- algorithmen zur Motorregelung。
视频和图片
您可以使用Blöcken和子系统的rtl代码Vision HDL工具箱™， die Streaminghardware-Implementierungen von bildveraritungsalalgorithmmodellieren。您可以通过算法和软件转换来进行建模SoC块集™.
HDL-optimierte Blöcke für die Video- und Bildverarbeitung。
HIL Regelstreckenmodellierung
Erstellen Sie Echtzeit-Simulationen komplexer Simscape™-HIL-Regelstreckenmodelle（硬件在环）快速控制原型(fpg - rcp - systemen) ausgeführt werden。麻省理工学院Simscape HDL工作流顾问lassen的自动化速度山羊- fpga - i / o模块编程。
我们的Simscape RegelstreckenModels zur Bereittellung是一款快速羊-FPGA-I/O-Platine
Entwurf毛皮硬件
你的算法，有效的数据流。Fügen Sie Hardwarearchitekturdetails mit HDL-fähigen 万博1manbetxSimulink-Blöcken, benutzerdefinierten MATLAB-Funktionen and statflow - diagrammen hinzu。
Automatisieren Sie die Festkomma-Quantisierung, synthetisieren se mit natim ßkomma oder kombinieren Sie beide Ansätze。
原型和Verifikation
请您在frühzeitig潮湿的vorgezogener验证，并请您在这里，我们的硬件是您最喜欢的。麻省理工学院高密度脂蛋白校验™können您可以通过MATLAB和Simulink来进行fpga原型的调试。nötigen Ko万博1manbetxmponenten für eine schnellere rtl - verification generieren。
验证您的抽象Funktionalität, simulieren Sie generierten HDL-Code auf einem mit Simulink verbundenen FPG万博1manbetxA and erzegen Sie die nötigen Simulationsmodelle。
AXI4流für MIMO
他在卡纳伦的进出口处工作
AXI大师mit hoher Bandbreite
Erzeugen von IP-Kernen拥有512位的axi4主数据端口
Simscape半实物
Entwicklung von HDL aus meheren Simscape-Netzen
麻省理工学院HDL-Output Obfuskation
Erzeugen von HDL-Code (nur Text) mit randomisierten Namenskennungen
每秒Gigasample (GSPS) NCO
Erzeugen帧基本输出支持HDL optimierten NCO für Hochgeschwindiggeits Anwendungen（zur代码生成器ist DSP系统工具箱）
变量CIC-Dezimierungsfaktor
Festlegen des Dezimierungsfaktors als Eingabe in den CIC-Dezimierer html -optimierten Block (zur Code-Generierung ist DSP System Toolbox erforderlich)
详情请见Merkmalen和den zugehörigen Funktionen find den Sie indenVersionshinweisen.
