Fachexperten und Hardware-Ingenieure nutzen MATLAB®和仿真软万博1manbetx件®祖尔恩特威克龙冯原型和生产，生产和祖尔nachfolgenden Bereitstellung fpga和Zynq®-SoCs von Xilinx®．
Mit MATLAB und 万博1manbetxSimulink ist Folgendes möglich:
- 硬件系统设计模型
- Programmierung Ihrer fpga oder soc, ohne Code schreiben zu müssen
- fpga和soc在MATLAB和simulink - produckten的仿真与调试万博1manbetx
- Generierung von producktionscode in HDL和C für die FPGA- oder SoC-Integration
“fpga集成的问题。”Mit 万博1manbetxSimulink und HDL Coder konnten wir uns voll auf den Entwurf智能算法für unser Produkt konzentrieren anstatt darauf, wie diese算法auf einem bestimmten FPGA ausgeführt werden。”
鲍里斯·范·阿莫隆根，奥罗拉亚
Nutzung von MATLAB mit fpga和zynq - soc von Xilinx
建模与仿真
Mit 万博1manbetxSimulink für das基于模型的设计最后一个sicich die entwicklunszeit von Anwendungen für fpga和zynq - soc von Xilinx verkürzen, indem die Hardware-Implementierung auf einer hohen Abstraktionsebene modelliert und dann im Systemkontext simulert wd。Sie können etwa zur effizienteren资源nutzungFestkomma-Quantisierungen vornehmen oder zur einfacherenfpga编程synthetisierbarennativen Gleitkomma-HDL-Code generieren。
Für Anwendungen wie dieSignalverarbeitung，drahtlose Kommunikation，汽车和汽车工业和死《图片报》——/ Videoverarbeitunggeneriert der HDL Coder™aus HDL-fähigen S万博1manbetximulink- und MATLAB-Funktionsblöcken direkt syntisierbaren VHDL®- oder Verilog®代码。
Der用于DSP的Xilinx系统生成器和derXilinx模型编写器ergänzen 万博1manbetxSimulink um Xilinx-spezifische Blöcke für模具仿真auf der Systemebene und die Bereitstellung auf硬件。系统Generator-Blöcke lassen sich zudem zur Generierung von HDL-Code mit native Simuli万博1manbetxnk-Blöcken integrieren。
Mit dem SoC Blockset™können Sie die Interaktion zwischen硬软件fürZynq UltraScale+ mpsoc和rfsoc分析和beispielsweise die Speicherauslastung and durch das Scheduling order das Betriebssystem auftretende Effekte untersuchen。
Gleitkomma- und Festkomma-Operationen nebeneinander im gleichen Entwurf。Diese trigonometrische Berechnung wurde mit mitgelieferten resource cenen für xilinx - fpga als gleitkoma - operation implementiert。
原型einer drahtlosen Anwendung, die auf einem Xilinx Zynq-SoC als sdr - platform ausgeführt和mit MATLAB和Simulink分析器。万博1manbetx
原型auf FPGA和Zynq-SoC-basierten平台
Für登einsteg在das原型können Sie万博1manbetxSupport-Paketezum瞄准vorkonfigurierter testplatformen mit赛林克斯fpga和zynq - soc herunterladen。死亡Möglichkeiten德国软件定义无线电mit over - air -Übertragung über dieSteuerung von bldc - motorren和死视频和比尔德维拉贝东mit Live-Feeds von Kameras bis zur Inferenzverarbeitung mit深度学习．Der HDL Coder führt Sie anschließend direkt in 万博1manbetxSimulink durch die einzelnen Schritte zur Programmierung Ihres fpga oder soc, ohne dass Sie dazu auch nur eine Zeile HDL- code schreiben müssen。
Zum调试冯fpga direkt aus MATLAB和Simulink heraus s万博1manbetxteen verschiedene Techniken zur Verfügung。Sie können IP einfügen, mit dem Sie:轴-寄存器lesen und schreibensowie groe ße Signal- oder Bilddateien zwischen MATLAB und On-Board-Speicherplätzen austauschen;Daten interner signal ale des FPGA erfassen在MATLAB分析器中;oder ihren algorithm auf einem Evaluierungskit testen können, das zusammen mit Ihrer MATLAB- oder Si万博1manbetxmulink-Testbench alsFPGA-in-the-looplauft。
Weitere Informationen
Produkte
Generierung von HDL和IP-Cores zur生产集成
Die meisten Blöcke, Die eine HDL-Codegenerierung unterstützen, verfügen überHDL-Blockeigenschaften， mit denen Sie individuelle Optionen für die Hardware-Implementierung wie Pipelining，资源共享和RAM映射festlegen können。在窝里Einstellungen für die HDL-Codegenerierungkönnen Sie Optimierungen, Reset-Stile, clock - enabled, namenskonentionen and vieles mehr global anpassen。Zusammen mit der Fähigkeit, Implementierungs-Architekturen in 万博1manbetxSimulink zu entwerfen, haben Sie die volle Kontrolle über dieGeschwindigkeits und Flächenoptimierungfür xilinx - fpga和zynq - soc。
Sie können lesbares, syntisibares RTL zur集成mit dem -algorithmischen Inhalt in Vivado®generieren。文思达斯HDL编码支持包fü万博1manbetxr Zynqinstallieren, können Sie damit einen IP-Core-Wrapper erzeeugen, der verschiedene axis - protokolle zur Kommunikation mit ARM®-Prozessor und anderem Geräte-IP nutzt。麻省理工学院的民主党嵌入式编码器®万博1manbetxSupport-Paket für Zynqkönnen Sie die Treiber- und Anwendungssoftware für die Programmierung des ARM-Anwendungsprozessors erzeugen。
Berichte aus generiertem HDL和IP-Cores。Der IP核生成报告enthält das映射设计-输入和输出轴-寄存器和-协议。
Hier wurde in individueller Referenzentwurf mit einem Platzhalter mit I/ o映射定义，在den Sie HDL-Code generieren können。
Erweiterung der unterstützten目标平台
Wenn Sie Code auf FPGA- oder SoC-basierten Plattformen bereitstellen müssen, für die es kein 万博1manbetxSupport-Paket von MathWorks gibt, können Sie selbst ein Referenzdesign ersteellen oder herunterladen and es in den HDL Coder laden。Solche Referenzentwürfe lassen sich mit dem SoC Blockset oder Vivado entwickeln。Im File Exchange finden Sie außerdem von Drittanbietern bereitgestellte Referenzentwürfe für FPGA- oder SoC-basierte Plattformen von Xilinx, etwa von模拟设备®，Avnet®，Speedgoat和Trenz电子．
Wie können wir Ihnen helfen?
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Bereitstellung drahtloser 5G-NR-Kommunikation auf fpga
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