流式基数2^2架构实现了低延迟架构。它通过分解和分组FFT方程，与流式基数2实现相比节省了资源。体系结构有日志_4.（N)阶段。每个阶段包含两个单路径延迟反馈(SDF)蝴蝶与记忆控制器。当你使用矢量输入时，每个阶段操作的输入样本更少，所以一些阶段减少为一个简单的蝴蝶，没有SDF。

第一阶段为普通蝴蝶。第二阶段将第一阶段的输出乘以- j。为了避免硬件倍增器，该块交换输入的实部和虚部，并再次交换结果输出的虚部。每个阶段都将旋转因子相乘的结果四舍五入到输入单词的长度。旋转因子有两个整数位，其余的位用于小数位。变换因子与输入数据具有相同的位宽，王。旋转因子有两个整数位，和王2部分。

如果您启用了缩放，该算法将每个butterfly阶段的结果除以2。在每个阶段进行缩放可以避免溢出，保持单词长度与输入相同，并导致整体缩放系数为1/N。如果禁用了缩放，该算法通过在每个阶段增加1位字长来避免溢出。图表显示了每个阶段的蝴蝶和内部单词的长度，不包括记忆。

突发的基数2架构通过使用单个复杂的蝴蝶倍增器实现FFT。算法无法启动，直到它存储了整个输入帧，并且在计算完成之前，它不能接受下一个帧。输出准备好了端口算法准备好接收新数据的时间。图中显示了带有管道寄存器的burst架构。

该算法仅在输入时处理输入数据有效港口是1。输出数据仅在输出有效港口是1。

当可选输入时重置端口为1时，算法停止当前计算并清除所有内部状态。算法开始新的计算时重置端口为0和输入有效端口启动新帧。

延迟时间随FFT长度并输入矢量尺寸。更新模型后，块图标显示延迟。显示的延迟是第一个有效输入和第一个有效输出之间的周期数，假设输入是连续的。要以编程方式获取此延迟，请参阅自动延迟匹配的延迟FFT HDL优化块。

使用具有连续输入的突发架构时，如果您的设计等待准备好了输出0.在反断言输入之前有效，然后一个额外的数据周期到达输入。这个数据样本是下一帧的第一个样本。该算法可以在处理当前帧时保存一个样本。由于这一个样本的进步，观察到的延迟后帧(从输入有效输出有效)比报告的延迟时间短一个周期。延迟从输入时的第一个周期开始测量有效输出时1的第一个循环数是多少有效是1。当之间的循环数准备好了端口为0和输出有效端口总是为1延迟-FFTLength。

这个资源和性能数据是针对Xilinx生成的HDL的综合结果^®Virtex^®-6（XC6VLX75T-1FF484）FPGA。表中的示例具有此配置：

所合成的HDL代码的性能随您的目标和合成选项而变化。例如，为自然顺序的输出重新排序比默认的位反转输出使用更多的RAM，而实际输入比复杂输入使用更少的RAM。

对于标量输入基数2 ^ 2配置，设计实现了326 MHz时钟频率。延迟是1116个周期。该设计使用这些资源。

当您平行相同的基数2 ^ 2实现时平行处理两个16位输入样本时，设计达到316 MHz时钟频率。延迟是600周期。该设计使用这些资源。

只有在实现突发基数2万博1manbetx体系结构时，块才支持标量输入数据。burst设计达到309 MHz时钟频率。延迟时间为5811个周期。该设计使用这些资源。