开始使用滤波器设计HDL编码器

滤波器设计HDL编码器™生成可综合的，便携式的VHDL^®和Verilog^®实施定点代码滤波器设计与MATLAB^®在FPGA或ASIC。它可以自动用于模拟，测试和验证所生成的代码创建VHDL和Verilog测试台。

教程

• 基本FIR滤波器
  

  设计一个基本量化离散时间FIR滤波器，生成用于所述滤波器的VHDL代码，并与所生成的测试台验证的VHDL代码。

• 优化的FIR滤波器
  

  设计优化的FIR滤波器，生成用于所述滤波器Verilog代码，并与所生成的测试台验证Verilog代码。

• IIR滤波器
  

  设计一个IIR滤波器，生成用于所述滤波器的VHDL代码，并与所生成的测试台验证的VHDL代码。

关于滤波器设计和HDL代码生成

• 自动HDL代码生成
  

  过滤基于设计的HDL代码生成概述。

精选示例

HDL巴特沃斯滤波器

说明如何生成HDL代码为五阶巴特沃斯滤波器。截止频率此过滤器是非常低的相对的采样率，从而导致过滤器很难做出实用。此外，小的输入（8位）和输出（9位）字大小使量化的滤波器，要求缩放是可实现的。

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HDL最小相位FIRT过滤器

示出如何生成用于与10位输入数据的最小相位滤波器FIRT HDL代码。这与大约19千赫至29千赫96千赫的采样率和通带的带通滤波器。这种类型的滤波器在反馈回路通常用于其中线性相位不充分，最小相位或尽可能接近是可以实现是必需的。

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