深度学习HDL工具箱
在FPGA和SoC中进行深度学习的原型研究
深度学习HDL Toolbox™Proporciona Funciones Y Herramientas Para Prototipar E Implientar Redes De De Deave学习EN FPGA Y SoC。OFRECE Flujos de Bitsprediseñadospara ejecutar diredas redes de Dee leach学习en dissositivos fpga y Soc Soportados de Xilinx®e英特尔®．la herramientas de análisis y estimación permiten personizar una red de deep learning mediante la exploración de tradeoffs de diseño, rendimiento y utilización de recursos。
Deep Learning HDL Toolbox permite personalize la implementación en hardware de su de Deep Learning y genercódigo Verilog®y硬件描述语言(VHDL)®portátil y sintetizable para el despliegue en cualquier FPGA (con HDL Coder™y S万博1manbetximulink®）。
Mas给:
Procesador De Dee学习可编程
Esta Toolbox Chantuye UN Procesador De Dee Deep学习Que of ReceConvoluciónGenéricaY Capas overmente Conctadas Controladas PorLógicadePlanicaciónEste Procesador de Dee Deep Leachiza Sequencias Basadas en FPGA de Redes desarrolladas骗局深度学习工具箱™。在上弦山的记忆接口在卡帕和比索的记忆转移的过程中。
Arquitectura del Procesador de Dee Deave学习。
Compilacion y despliegue
Compile Su Red de Dee Learn学习EN联合Conjunto de Instucciones Que El Procesador de Dee Deave学习DeberáEjecutar。Realice el despliegue en la Fpga y ejecute lapredicciónmientrascapturalasmétricasde Rendimiento Reales En El Dissositivo。
Compilación y despliegue de una red YOLO v2。
Introducción a las secuencias de bits prediseñadas
Prototipe Su Red SinProgramAcióndeFPGAUtilizodo Los Flujos de Bits Disponibles Para Kits de desarrollo de Fpga de Uso习惯性。
Creación de una red para su despliegue
ulerizando深入学习工具箱paradiseñar，entrenar y analizar su红de dee deaute学习para tareas tales comodetecciónoclasificacióndeobjetos。TambiénPuedeempezar重要的Una Red O Capas Entrenadas desde Otros Marcos de Trabajo。
FPGA上的红色
我们都是红色的，我们都是红色的部署采用FPGA进行深度学习，并与JTAG接口进行交互。A continuación, utilice el comando编译Para Perentar联合联盟de Instucciones para su红色entrenada sin necesidad de Regrogrogroar la fpga。
利用Matlab Para Configurar La Placa Y La Interfaz，Compilar La Red Y Desplagla en La FPGA。
Ejecucióndearcenciasbasadas en fpga como parte de suaplicacióndematlab
逐出toda su aplicación在MATLAB®，包括普鲁士银行，预处理算法和后预处理算法，以及在FPGA中深度学习basada的推理。在MATLAB中，预测，实现推断在FPGA中开发的结果为área德拉巴霍MATLAB。
Ejecución的应用MATLAB实现了在FPGA的深度学习推论。
Análisisde la inderencia de fpga
Mida La Latencia en En El Nivel de Capa Mientras Ejecuta Predicciones en La FPGA Para Encontrar Cuellos de Botella de Rendimiento。
Análisis在FPGA和MATLAB中进行深度学习的推论。
阿贾斯特，diseño, de las redes
UsandoLasmétricasdeanálisis，Ajuste LaConfiguracióndeSuRed Con Deep Learing Toolbox。Por Ejethrea，利用深度网络设计师Para Agregar Y uptimar Capas O Crear Nuevas Conexiones。
Cuantización深度学习
Reduzca la utilización de recursos cuantizdo su the deep learning en a representación de punto fijo。在precisión和utilización之间的权衡在模型量化库的基础上。
Configuraciónueferenzadadadadel Procesador de Dee Deep学习
especifique las opciones de Arquitectura de硬件Paraimementar el Procesador de Dee Deear学习，Tales Como ElNúmerode SubProcesos Paralelos O ElTamañoMáximodeNoACapa。
GeneracióndeRTL悬而未决的
使用HDL编码器Para Perentar RTL Sintietizable Desde El Procesador de Dee Deave学习Para Su Uso En Diversos Flujos de Trabajo Y Dispositivos deMideveración。Reutilice El Mismo Procesador de Dee Deave学习Para El Despliegue en Prototipos Y EnProducción。
GeneracióndeRTL稳定化Desde El Procesador De Dee Dee Learning。
Generación de núcleos IP para realizar la integración
Cuando HDL编码器Genera RTL Desde El Procesador de Dee Dee Learning，TambiénWeneraUnNúcleoIP互联网界面AxiEstándarpara laOttentaciónnzhensudiseñodeferencia de soc。
Tabla de Interfaz de la Plataforma de硬件que muestra laAsignacióntenaCióntenerelas e / s y las interfaces axi。
