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setModuleProperty

类:dlhdl。ProcessorConfig
包:dlhdl

使用setModuleProperty方法中设置模块的属性dlhdl。ProcessorConfig对象

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语法

setModuleProperty (processorConfigObject ModuleName、名称、值)

描述

的setModuleProperty (processorConfigObject，ModuleName，名称,值）方法中提到的模块的属性ModuleName通过使用指定的值名称,值对。

输入参数

`processorConfigObject`- - - - - -处理器配置对象的实例
`dlhdl。ProcessorConfig`对象

处理器配置对象的实例，指定为dlhdl。ProcessorConfig对象。

`ModuleName`- - - - - -需要设置参数的模块名称
“conv”|“俱乐部”|“自定义”|“conv”|“俱乐部”|“自定义”|字符串|特征向量

的dlhdl。ProcessorConfig对象模块名，指定为字符向量或字符串。

名称-值参数

指定可选参数对为Name1 = Value1,…,以=家,在那里的名字参数名称和价值对应的值。名称-值参数必须出现在其他参数之后，但对的顺序无关紧要。

在R2021a之前，使用逗号分隔每个名称和值，并将其括起来的名字在报价。

例子:

conv模块参数

`ModuleGeneration`- - - - - -作为深度学习处理器配置的一部分，启用或禁用卷积模块生成
“上”(默认)|“关闭”|特征向量

使用该参数来控制卷积模块的生成，作为深度学习处理器配置的一部分。

例子:“ModuleGeneration”,“上”

`LRNBlockGeneration`- - - - - -启用或禁用局部响应归一化(LRN)块生成，作为深度学习处理器配置的卷积模块的一部分
“关闭”(默认)|“上”|特征向量

使用该参数控制LRN块的生成，作为深度学习处理器配置的卷积模块的一部分。

例子:“LRNBlockGeneration”,“上”

`SegmentationBlockGeneration`- - - - - -作为深度学习处理器配置的卷积模块的一部分，启用或禁用分割块生成
“上”(默认)|“关闭”|特征向量

使用该参数控制分割块的生成，作为深度学习处理器配置的卷积模块的一部分。

`ConvThreadNumber`- - - - - -并行卷积处理器内核线程数
16(默认)|4|9|16|25|36|64|256|无符号整数

的部分组成的并行3 × 3卷积内核线程的数量conv模块中的dlhdl。ProcessorConfig对象。

例子:“ConvThreadNumber”,64年

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
[227 227 3](默认)|三维正整数数组

此参数是一个3D矩阵，表示输入图像大小受conv模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:'InputMemorySize'， [227 227 3]

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
[227 227 3](默认)|三维正整数数组

此参数是表示输出图像大小的3D矩阵conv模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:'OutputMemorySize'， [227 227 3]

`FeatureSizeLimit`- - - - - -最大输入输出特征大小
2048(默认)|正整数

该参数是一个正整数，表示输入和输出特征的最大大小conv模块中的dlhdl。ProcessorConfig对象。

例子:“FeatureSizeLimit”,512年

足球俱乐部模块参数

`ModuleGeneration`- - - - - -作为深度学习处理器配置的一部分，启用或禁用全连接模块生成
“上”(默认)|“关闭”|特征向量

使用此参数控制全连接模块的生成，作为深度学习处理器配置的一部分。

例子:“ModuleGeneration”,“上”

`SoftmaxBlockGeneration`- - - - - -启用或禁用Softmax块生成，作为深度学习处理器配置的全连接模块的一部分
“关闭”(默认)|“上”|特征向量

使用该参数控制Softmax块的生成，作为深度学习处理器配置的全连接模块的一部分。当您将此属性设置为从， Softmax层仍在软件中实现。

例子:“SoftmaxBlockGeneration”,“上”

`SigmoidBlockGeneration`- - - - - -启用或禁用sigmoid块生成，作为深度学习处理器配置的全连接模块的一部分
“关闭”(默认)|“上”|特征向量

使用该参数控制sigmoid块的生成，作为深度学习处理器配置的全连接模块的一部分。

`FCThreadNumber`- - - - - -fc (parallel fully connected) MAC线程数
4(默认)|4|8|16|32|64|无符号整数

该参数是并行fc MAC线程的数量足球俱乐部模块中的dlhdl。ProcessorConfig对象。

例子:“FCThreadNumber”,16岁

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
25088(默认)|无符号整数

此参数是一个无符号整数，表示缓存BRAM大小受足球俱乐部模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:“InputMemorySize”,9216年

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
4096(默认)|无符号整数

此参数是一个无符号整数，表示缓存BRAM大小受足球俱乐部模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:“OutputMemorySize”,4096年

自定义模块属性

`ModuleGeneration`- - - - - -作为深度学习处理器配置的一部分，启用或禁用加法器模块生成
“上”(默认)|“关闭”|特征向量

使用此参数来控制加法器模块的生成，作为深度学习处理器配置的一部分。

例子:“ModuleGeneration”,“上”

`除了`- - - - - -作为深度学习处理器配置的自定义模块的一部分，启用或禁用附加层生成
“上”(默认)|“关闭”|特征向量

使用此参数控制附加层的生成，作为深度学习处理器配置的自定义模块的一部分。

`乘法`- - - - - -启用或禁用乘法层生成，作为深度学习处理器配置的自定义模块的一部分
“上”(默认)|“关闭”|特征向量

使用此参数来控制乘法层的生成，作为深度学习处理器配置的自定义模块的一部分。

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

此参数是一个无符号整数，表示缓存BRAM大小受加法器模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:“InputMemorySize”,40岁

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

此参数是一个无符号整数，表示缓存BRAM大小受加法器模块的BRAM大小dlhdl。ProcessorConfig对象。

例子:“OutputMemorySize”,40岁

例子

为设置值`ConvThreadNumber`在`dlhdl。ProcessorConfig`对象

属性创建示例对象dlhdl。ProcessorConfig类，然后使用setModuleProperty方法来设置的值convThreadNumber．
```
hPC = dlhdl.ProcessorConfig;hPC.setModuleProperty (“conv”，“ConvThreadNumber”, 25) hPC
```

一旦你执行了代码，结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:”“SegmentationBlockGeneration:”“ConvThreadNumber: 25 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块”加法器“ModuleGeneration:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:'register' InputDataInterface: 'External Memory' OutputDataInterface: 'External Memory' ProcessorDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit' TargetFrequency: 200 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: ' axis - stream DDR Memory Access: 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: ' xczu9egffvb1116 -2-e' SynthesisToolPackageName: " SynthesisToolSpeedValue: "

为设置值`InputMemorySize`在`dlhdl。ProcessorConfig`对象

属性创建示例对象dlhdl。ProcessorConfig类，然后使用setModuleProperty方法来设置的值InputMemorySize．
```
hPC = dlhdl.ProcessorConfig;hPC.setModuleProperty (“俱乐部”，“InputMemorySize”, 25060) hPC
```

一旦你执行了代码，结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:”“SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25060 OutputMemorySize: 4096处理模块”加法器“ModuleGeneration:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:'register' InputDataInterface: 'External Memory' OutputDataInterface: 'External Memory' ProcessorDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit' TargetFrequency: 200 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: ' axis - stream DDR Memory Access: 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: ' xczu9egffvb1116 -2-e' SynthesisToolPackageName: " SynthesisToolSpeedValue: "

为设置值`InputMemorySize`在`dlhdl。ProcessorConfig`对象

属性创建示例对象dlhdl。ProcessorConfig类，然后使用setModuleProperty方法来设置的值InputMemorySize．
```
hPC = dlhdl.ProcessorConfig;hPC.setModuleProperty (“自定义”，“InputMemorySize”, 80) hPC
```

一旦你执行了代码，结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:”“SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块”加法器“ModuleGeneration:”“InputMemorySize: 80 OutputMemorySize: 40处理器RunTimeControl顶级属性:'register' InputDataInterface: 'External Memory' OutputDataInterface: 'External Memory' ProcessorDataType: 'single' System Level Properties TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit' TargetFrequency: 200 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: ' axis - stream DDR Memory Access: 3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: ' xczu9egffvb1116 -2-e' SynthesisToolPackageName: " SynthesisToolSpeedValue: "

关掉`conv`模块内`dlhdl。ProcessorConfig`对象

属性创建示例对象dlhdl。ProcessorConfig类，然后使用setModuleProperty方法来设置的值ModuleGeneration．
```
hPC = dlhdl.ProcessorConfig;hPC.setModuleProperty (“conv”，“ModuleGeneration”，“关闭”hPC)
```

一旦你执行了代码，结果是:

hPC =处理模块“conv”ModuleGeneration:“off”处理模块“fc”ModuleGeneration:“on”SoftmaxBlockGeneration:“off”FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块“加器”ModuleGeneration:“on”InputMemorySize: 40 OutputMemorySize: 40处理器顶级属性RunTimeControl:“寄存器”InputDataInterface:“外部内存”OutputDataInterface:“外部内存”ProcessorDataType:“单一”系统级属性TargetPlatform:'Xilinx Zynq UltraScale+ MPSoC ZCU102评估套件' TargetFrequency: 200 SynthesisTool: 'Xilinx Vivado' ReferenceDesign: ' axis - stream DDR内存访问:3-AXIM' SynthesisToolChipFamily: 'Zynq UltraScale+' SynthesisToolDeviceName: ' xczu9egffvb1156 -2-e' SynthesisToolPackageName: " SynthesisToolSpeedValue: "

版本历史

R2020b中介绍

另请参阅

estimatePerformance|estimateResources|getModuleProperty|optimizeConfigurationForNetwork

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