dlhdl.ProcessorConfigclass

包:dlhdl

配置自定义深度学习处理器

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描述

使用dlhdl.ProcessorConfig类来配置一个定制的处理器,然后传递到dlhdl.buildProcessor类来生成一个自定义的深度学习处理器。

创建

的dlhdl.ProcessorConfig类创建一个定制的处理器配置对象,您可以使用它来指定处理器的参数。然后使用的处理器的参数dlhdl.buildProcessor为您的自定义类来构建和生成代码深度学习处理器。

dlhdl.ProcessorConfig(名称、值)创建一个定制的处理器配置对象,附加选项指定一个或多个名称参数。

属性

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系统级属性

`ReferenceDesign`- - - - - -参考设计的名字
“AXI-Stream DDR内存访问:3-AXIM”(默认)|特征向量

参考设计名称,指定为一个特征向量

例子:“AXI-Stream DDR内存访问:3-AXIM”

`SynthesisTool`- - - - - -合成工具名称
“Xilinx Vivado”(默认)|“阿尔特拉第四的二世”|“Xilinx ISE”|特征向量

合成工具名称,指定为一个特征向量。

例子:Xilinx Vivado

`SynthesisToolChipFamily`- - - - - -合成工具芯片的姓
“Zynq Ultrascale +(默认)|“Artix7”|“Kintex7”|“Kintex Ultrascale + '|“Spartan7”|“Virtex7”|“Virtex Ultrascale + '|“Zynq”|“Arria 10”|“Arria V广州”|“气旋10 GX”|“Stratix 10”|“Stratix V”|特征向量

指定目标设备芯片的姓作为特征向量

例子:“Zynq”

`TargetFrequency`- - - - - -目标在兆赫频率
200年(默认)|整数

指定目标板在兆赫频率。

例子:220年

`TargetPlatform`- - - - - -目标板的名称
“Xilinx Zynq Ultrascale + MPSoC ZCU 102评估工具(默认)|通用处理器深度学习的|“阿尔特拉Arria 10 SoC开发工具包|“Xilinx Zynq ZC706评估工具”|特征向量

目标板的名称指定为一个特征向量。

例子:“Xilinx Zynq ZC706评估工具”

`比特流`- - - - - -比特流的名称
“arria10soc_single”|“arria10soc_int8”|“zc706_single”|“zc706_int8”|“zcu102_single”|“zcu102_int8”

指定名称的比特流处理器配置必须作为一个特征向量检索。

例子:“比特流”、“zcu102_single”

顶级属性

`RunTimeControl`- - - - - -深度学习处理器IP核心模式设置
“注册”(默认)|“端口”|特征向量

指定运行时输入信号实现深度学习处理器IP核心寄存器或港口。

例子:的注册

`RunTimeStatus`- - - - - -从深度学习的反馈信号处理器IP核心控制
“注册”(默认)|“端口”

指定运行时输出信号从深度学习处理器IP核实现寄存器或港口。

例子:“注册”

`InputStreamControl`- - - - - -深度学习处理器IP核心输入接口控制
“注册”(默认)|“端口”|特征向量

指定深度学习处理器IP核输入接口选项作为特征向量

例子:“注册”

`OutputStreamControl`- - - - - -深度学习处理器IP核心输出接口控制
“注册”(默认)|“端口”|特征向量

指定深度学习处理器IP核心输出接口选项作为特征向量

例子:“端口”

`ProcessorDataType`- - - - - -深度学习处理器IP核心模块数据类型
“单(默认)|“int8”|“一半”|特征向量

指定深度学习处理器IP核心模块数据类型作为特征向量。

例子:“单一”

处理模块conv属性

`ModuleGeneration`- - - - - -启用或禁用卷积模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成卷积模块的深度学习处理器配置的一部分。

`LRNBlockGeneration`- - - - - -启用或禁用本地反应正常化(LRN)块生成的深度学习的卷积模块处理器配置
“关闭”(默认)|“上”|特征向量

LRN块的使用这个参数来控制生成的深度学习的卷积模块处理器配置。

`SegmentationBlockGeneration`- - - - - -启用或禁用分割块生成的深度学习的卷积模块处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成的分割块的深度学习的卷积模块处理器配置。

`ConvThreadNumber`- - - - - -并行卷积处理器内核线程的数量
16(默认)|4|9|16|25|36|64年|256年|无符号整数

这个参数是平行3 x3的卷积内核线程的数量的一部分conv模块内dlhdl.ProcessorConfig对象。

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
(227 227)(默认)|3 d正整数数组

这个参数是一个三维矩阵代表输入图像大小的限制conv模块内BRAM大小dlhdl.ProcessorConfig对象。

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
(227 227)(默认)|3 d正整数数组

这个参数是一个三维矩阵表示输出图像大小的限制conv模块内BRAM大小dlhdl.ProcessorConfig对象。

`FeatureSizeLimit`- - - - - -规模最大的输入和输出特性
2048年(默认)|正整数

这个参数是一个正整数代表最大输入和输出功能大小的一部分conv模块内dlhdl.ProcessorConfig对象。

处理模块足球俱乐部属性

`ModuleGeneration`- - - - - -启用或禁用完全连接模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成完全连接模块的深度学习处理器配置的一部分。

`SoftmaxBlockGeneration`- - - - - -启用或禁用Softmax块生成的深度学习的完全连接模块处理器配置
“关闭”(默认)|“上”|特征向量

使用这个参数来控制代将Softmax块作为一个完全连接模块的一部分的深度学习处理器配置。当你设定这个属性从,将Softmax层仍然是在软件中实现。

`SigmoidBlockGeneration`- - - - - -启用或禁用乙状结肠块生成的深度学习的完全连接模块处理器配置
“关闭”(默认)|“上”|特征向量

使用这个参数来控制生成的乙状结肠块作为一个完全连接模块的一部分的深度学习处理器配置。

`FCThreadNumber`- - - - - -数量的并行完全连接(fc) MAC线程
4(默认)|4|8|16|32|64年|无符号整数

这个参数是平行fc MAC线程的数量的一部分足球俱乐部模块内dlhdl.ProcessorConfig对象。

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
25088年(默认)|无符号整数

这个参数是一个无符号整数代表缓存BRAM大小的限制足球俱乐部模块内BRAM大小dlhdl.ProcessorConfig对象。

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
4096年(默认)|无符号整数

这个参数是一个无符号整数代表缓存BRAM大小的限制足球俱乐部模块内BRAM大小dlhdl.ProcessorConfig对象。

处理模块自定义属性

`ModuleGeneration`- - - - - -启用或禁用自定义模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成加法器模块的深度学习处理器配置的一部分。

`除了`- - - - - -启用或禁用添加层代的深度学习的自定义模块处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成附加层的深度学习的自定义模块的一部分处理器配置。

`乘法`- - - - - -启用或禁用乘法层代的深度学习的自定义模块处理器配置
“上”(默认)|“关闭”|特征向量

使用这个参数来控制生成乘法层的深度学习的自定义模块的一部分处理器配置。

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

这个参数是一个无符号整数代表缓存BRAM大小的限制加法器模块内BRAM大小dlhdl.ProcessorConfig对象。

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

这个参数是一个无符号整数代表缓存BRAM大小的限制加法器模块内BRAM大小dlhdl.ProcessorConfig对象。

方法

全部展开

公共方法

`getModuleProperty`	使用`getModuleProperty`方法来获取模块属性的值中`dlhdl.ProcessorConfig`对象
`setModuleProperty`	使用`setModuleProperty`模块的方法来设置属性`dlhdl.ProcessorConfig`对象
`estimatePerformance`	通过使用检索层延迟和性能`estimatePerformance`方法
`estimateResources`	回归估计资源使用定制的比特流配置
`optimizeConfigurationForNetwork`	检索优化网络特殊深度学习处理器配置
`openCustomLayerModel`	打开一个生成自定义层验证模型来验证您的自定义层
`registerCustomLayer`	自定义图层定义和登记万博1manbetx自定义的模型表示层
`verifyCustomLayerModel`	验证自定义层的功能和精度通过使用生成的自定义层验证模型

例子

创建一个`ProcessorConfig`对象

创建一个定制的处理器配置。保存ProcessorConfig对象hPC。

hPC = dlhdl.ProcessorConfig

其结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:‘off’SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’SigmoidBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块“定制”ModuleGeneration:”“加法:”“乘法:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:“注册”RunTimeStatus:“注册”InputStreamControl:“注册”OutputStreamControl:“注册”ProcessorDataType:单一的系统级属性TargetPlatform:“Xilinx Zynq UltraScale + MPSoC ZCU102评估工具包”TargetFrequency: 200 SynthesisTool:“Xilinx Vivado”ReferenceDesign:“AXI-Stream DDR内存访问:3-AXIM”SynthesisToolChipFamily:“Zynq UltraScale + ' SynthesisToolDeviceName:“xczu9eg-ffvb1156-2-e”SynthesisToolPackageName:“SynthesisToolSpeedValue:“

修改的属性`ProcessorConfig`对象

修改TargetPlatform,SynthesisTool,TargetFrequency的属性hPC。

高性能计算。TargetPlatform =“Xilinx Zynq ZC706评估工具”;> >高性能计算。SynthesisTool =“Xilinx Vivado”;> >高性能计算。TargetFrequency = 180;hPC

其结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:‘off’SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’SigmoidBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块“定制”ModuleGeneration:”“加法:”“乘法:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:“注册”RunTimeStatus:“注册”InputStreamControl:“注册”OutputStreamControl:“注册”ProcessorDataType:单一的系统级属性TargetPlatform:“Xilinx Zynq ZC706评估工具包”TargetFrequency: 180 SynthesisTool:“Xilinx Vivado”ReferenceDesign:“AXI-Stream DDR内存访问:3-AXIM”SynthesisToolChipFamily:“Zynq”SynthesisToolDeviceName:“xc7z045”SynthesisToolPackageName:“ffg900”SynthesisToolSpeedValue: ' 2 '

检索`ProcessorConfig`对象`zcu102_single`比特流

检索ProcessorConfig对象的zcu102_single比特流和存储对象hPC。

hPC = dlhdl.ProcessorConfig (“比特流”,“zcu102_single”)

其结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:‘off’SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’SigmoidBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块“定制”ModuleGeneration:”“加法:”“乘法:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:“注册”RunTimeStatus:“注册”InputStreamControl:“注册”OutputStreamControl:“注册”ProcessorDataType:单一的系统级属性TargetPlatform:“Xilinx Zynq UltraScale + MPSoC ZCU102评估工具包”TargetFrequency: 220 SynthesisTool:“Xilinx Vivado”ReferenceDesign:“AXI-Stream DDR内存访问:3-AXIM”SynthesisToolChipFamily:“Zynq UltraScale + ' SynthesisToolDeviceName:“xczu9eg-ffvb1156-2-e”SynthesisToolPackageName:“SynthesisToolSpeedValue:“

设置`ProcessorConfig`对象模块数据类型`int8`

创建一个定制的处理器配置。保存ProcessorConfig对象hPC。

hPC = dlhdl.ProcessorConfig

修改ProcessorDataType来int8。

高性能计算。ProcessorDataType =“int8”

其结果是:

hPC =处理模块”conv“ModuleGeneration:‘“LRNBlockGeneration:‘off’SegmentationBlockGeneration:”“ConvThreadNumber: 16 InputMemorySize: [227 227 3] OutputMemorySize: [227 227 3] FeatureSizeLimit: 2048处理模块“俱乐部”ModuleGeneration:”“SoftmaxBlockGeneration:‘off’SigmoidBlockGeneration:‘off’FCThreadNumber: 4 InputMemorySize: 25088 OutputMemorySize: 4096处理模块“定制”ModuleGeneration:”“加法:”“乘法:”“InputMemorySize: 40 OutputMemorySize: 40处理器RunTimeControl顶级属性:“注册”RunTimeStatus:“注册”InputStreamControl:“注册”OutputStreamControl:“注册”ProcessorDataType:‘int8 TargetPlatform系统级属性:“Xilinx Zynq UltraScale + MPSoC ZCU102评估工具包”TargetFrequency: 200 SynthesisTool:“Xilinx Vivado”ReferenceDesign:“AXI-Stream DDR内存访问:3-AXIM”SynthesisToolChipFamily:“Zynq UltraScale + ' SynthesisToolDeviceName:“xczu9eg-ffvb1156-2-e”SynthesisToolPackageName:“SynthesisToolSpeedValue:“

dlhdl.ProcessorConfigclass

描述

创建

属性

ReferenceDesign- - - - - -参考设计的名字“AXI-Stream DDR内存访问:3-AXIM”(默认)|特征向量

SynthesisTool- - - - - -合成工具名称“Xilinx Vivado”(默认)|“阿尔特拉第四的二世”|“Xilinx ISE”|特征向量

TargetFrequency- - - - - -目标在兆赫频率200年(默认)|整数

TargetPlatform- - - - - -目标板的名称“Xilinx Zynq Ultrascale + MPSoC ZCU 102评估工具(默认)|通用处理器深度学习的|“阿尔特拉Arria 10 SoC开发工具包|“Xilinx Zynq ZC706评估工具”|特征向量

比特流- - - - - -比特流的名称“arria10soc_single”|“arria10soc_int8”|“zc706_single”|“zc706_int8”|“zcu102_single”|“zcu102_int8”

RunTimeControl- - - - - -深度学习处理器IP核心模式设置“注册”(默认)|“端口”|特征向量

RunTimeStatus- - - - - -从深度学习的反馈信号处理器IP核心控制“注册”(默认)|“端口”

InputStreamControl- - - - - -深度学习处理器IP核心输入接口控制“注册”(默认)|“端口”|特征向量

OutputStreamControl- - - - - -深度学习处理器IP核心输出接口控制“注册”(默认)|“端口”|特征向量

ProcessorDataType- - - - - -深度学习处理器IP核心模块数据类型“单(默认)|“int8”|“一半”|特征向量

ModuleGeneration- - - - - -启用或禁用卷积模块生成的深度学习处理器配置“上”(默认)|“关闭”|特征向量

LRNBlockGeneration- - - - - -启用或禁用本地反应正常化(LRN)块生成的深度学习的卷积模块处理器配置“关闭”(默认)|“上”|特征向量

SegmentationBlockGeneration- - - - - -启用或禁用分割块生成的深度学习的卷积模块处理器配置“上”(默认)|“关闭”|特征向量

ConvThreadNumber- - - - - -并行卷积处理器内核线程的数量16(默认)|4|9|16|25|36|64年|256年|无符号整数

InputMemorySize- - - - - -缓存块RAM (BRAM)大小(227 227)(默认)|3 d正整数数组

OutputMemorySize- - - - - -缓存块RAM (BRAM)大小(227 227)(默认)|3 d正整数数组

FeatureSizeLimit- - - - - -规模最大的输入和输出特性2048年(默认)|正整数

ModuleGeneration- - - - - -启用或禁用完全连接模块生成的深度学习处理器配置“上”(默认)|“关闭”|特征向量

SoftmaxBlockGeneration- - - - - -启用或禁用Softmax块生成的深度学习的完全连接模块处理器配置“关闭”(默认)|“上”|特征向量

SigmoidBlockGeneration- - - - - -启用或禁用乙状结肠块生成的深度学习的完全连接模块处理器配置“关闭”(默认)|“上”|特征向量

FCThreadNumber- - - - - -数量的并行完全连接(fc) MAC线程4(默认)|4|8|16|32|64年|无符号整数

InputMemorySize- - - - - -缓存块RAM (BRAM)大小25088年(默认)|无符号整数

OutputMemorySize- - - - - -缓存块RAM (BRAM)大小4096年(默认)|无符号整数

ModuleGeneration- - - - - -启用或禁用自定义模块生成的深度学习处理器配置“上”(默认)|“关闭”|特征向量

除了- - - - - -启用或禁用添加层代的深度学习的自定义模块处理器配置“上”(默认)|“关闭”|特征向量

乘法- - - - - -启用或禁用乘法层代的深度学习的自定义模块处理器配置“上”(默认)|“关闭”|特征向量

InputMemorySize- - - - - -缓存块RAM (BRAM)大小40(默认)|无符号整数

OutputMemorySize- - - - - -缓存块RAM (BRAM)大小40(默认)|无符号整数

方法

公共方法

例子

创建一个ProcessorConfig对象

修改的属性ProcessorConfig对象

检索ProcessorConfig对象zcu102_single比特流

设置ProcessorConfig对象模块数据类型int8

版本历史

另请参阅

功能

类

主题

`ReferenceDesign`- - - - - -参考设计的名字
“AXI-Stream DDR内存访问:3-AXIM”(默认)|特征向量

`SynthesisTool`- - - - - -合成工具名称
“Xilinx Vivado”(默认)|“阿尔特拉第四的二世”|“Xilinx ISE”|特征向量

`TargetFrequency`- - - - - -目标在兆赫频率
200年(默认)|整数

`TargetPlatform`- - - - - -目标板的名称
“Xilinx Zynq Ultrascale + MPSoC ZCU 102评估工具(默认)|通用处理器深度学习的|“阿尔特拉Arria 10 SoC开发工具包|“Xilinx Zynq ZC706评估工具”|特征向量

`比特流`- - - - - -比特流的名称
“arria10soc_single”|“arria10soc_int8”|“zc706_single”|“zc706_int8”|“zcu102_single”|“zcu102_int8”

`RunTimeControl`- - - - - -深度学习处理器IP核心模式设置
“注册”(默认)|“端口”|特征向量

`RunTimeStatus`- - - - - -从深度学习的反馈信号处理器IP核心控制
“注册”(默认)|“端口”

`InputStreamControl`- - - - - -深度学习处理器IP核心输入接口控制
“注册”(默认)|“端口”|特征向量

`OutputStreamControl`- - - - - -深度学习处理器IP核心输出接口控制
“注册”(默认)|“端口”|特征向量

`ProcessorDataType`- - - - - -深度学习处理器IP核心模块数据类型
“单(默认)|“int8”|“一半”|特征向量

`ModuleGeneration`- - - - - -启用或禁用卷积模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

`LRNBlockGeneration`- - - - - -启用或禁用本地反应正常化(LRN)块生成的深度学习的卷积模块处理器配置
“关闭”(默认)|“上”|特征向量

`SegmentationBlockGeneration`- - - - - -启用或禁用分割块生成的深度学习的卷积模块处理器配置
“上”(默认)|“关闭”|特征向量

`ConvThreadNumber`- - - - - -并行卷积处理器内核线程的数量
16(默认)|4|9|16|25|36|64年|256年|无符号整数

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
(227 227)(默认)|3 d正整数数组

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
(227 227)(默认)|3 d正整数数组

`FeatureSizeLimit`- - - - - -规模最大的输入和输出特性
2048年(默认)|正整数

`ModuleGeneration`- - - - - -启用或禁用完全连接模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

`SoftmaxBlockGeneration`- - - - - -启用或禁用Softmax块生成的深度学习的完全连接模块处理器配置
“关闭”(默认)|“上”|特征向量

`SigmoidBlockGeneration`- - - - - -启用或禁用乙状结肠块生成的深度学习的完全连接模块处理器配置
“关闭”(默认)|“上”|特征向量

`FCThreadNumber`- - - - - -数量的并行完全连接(fc) MAC线程
4(默认)|4|8|16|32|64年|无符号整数

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
25088年(默认)|无符号整数

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
4096年(默认)|无符号整数

`ModuleGeneration`- - - - - -启用或禁用自定义模块生成的深度学习处理器配置
“上”(默认)|“关闭”|特征向量

`除了`- - - - - -启用或禁用添加层代的深度学习的自定义模块处理器配置
“上”(默认)|“关闭”|特征向量

`乘法`- - - - - -启用或禁用乘法层代的深度学习的自定义模块处理器配置
“上”(默认)|“关闭”|特征向量

`InputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

`OutputMemorySize`- - - - - -缓存块RAM (BRAM)大小
40(默认)|无符号整数

创建一个`ProcessorConfig`对象

修改的属性`ProcessorConfig`对象

检索`ProcessorConfig`对象`zcu102_single`比特流

设置`ProcessorConfig`对象模块数据类型`int8`