dsp。HDLFIRFilter
有限脉冲响应滤波器优化的HDL代码生成
描述
的dsp。HDLFIRFilter系统对象™模型为HDL代码生成优化的有限脉冲响应滤波器体系结构。该对象每次接受一个输入样本，并提供可编程系数的选项。它提供了一个硬件友好的接口与输入和输出控制信号。为了提供对生成的HDL代码的精确周期模拟，对象模型体系结构延迟包括管道注册和资源共享。
该对象提供三种过滤器结构。直接形式的systolic架构提供了一个完全并行的实现，可以有效地利用Intel®和Xilinx®DSP块。直接形式转置结构是一种完全并行实现，适用于FPGA和ASIC应用。部分串行收缩结构提供了一个可配置的串行实现，使FPGA DSP块的有效利用。对于将乘法器、流水线寄存器和预加法器匹配到FPGA供应商的DSP配置的过滤器实现，在生成HDL代码时指定目标设备。
这三种结构都通过共享对称或反对称滤波器的乘法器来优化硬件资源。并行实现还去除了零值系数的乘数，如半带滤波器和希尔伯特变换。
有效输入数据和相应的有效输出数据之间的延迟取决于过滤器结构、序列化选项、系数的数量以及系数值是否提供优化机会。
对于具有多通道或基于帧的输入的FIR滤波器，使用dsp。FIRFilter系统对象，而不是这个系统对象。
用hdl优化的FIR滤波器过滤输入数据:
创建
dsp。HDLFIRFilter对象，并设置其属性。使用参数调用对象，就像调用函数一样。
要了解更多关于System对象如何工作的信息，请参见什么是系统对象?．
创建
语法
描述
firFilt= dsp。HDLFIRFilterfirFilt，具有默认属性。
firFilt = dsp.HDLFIRFilter (num)属性创建过滤器分子属性设置为全国矿工工会．
firFilt= dsp。HDLFIRFilter (＿＿＿，名称,值）
例如:
分子= firpm (10, [0, 0.1, 0.5, 1], [1 1 0,0]);冷杉= dsp。HDLFIRFilter(分子,“FilterStructure”，“直接形式转置”）;..．[dataOut, validOut] =冷杉(dataIn validIn);
属性
使用
语法
描述
［返回dataOut，validOut，准备好的) = firFilt (dataIn，validIn）准备好的设置为真正的当对象准备好在下一次调用中接受新的输入数据时。
对象返回准备好的参数仅在设置FilterStructure财产的部分串行收缩压．例如:
firFilt = dsp。HDLFIRFilter (分子，..．“FilterStructure”，的部分串行收缩压，..．“SerializationOption”，“有效输入样本之间的最小循环次数”，..．“NumberOfCycles”, 8)..．为k=1:length(dataIn) [dataOut,validOut,ready] = firFilt(dataIn(k)，validIn(k));
输入参数
输出参数
对象的功能
要使用对象函数，请指定System对象作为第一个输入参数。例如，释放名为system的对象的系统资源obj，使用下面的语法:
发行版(obj)
例子
创建具有默认设置的HDL FIR滤波器系统对象
创建一个具有默认设置的HDL FIR滤波器系统对象。
firFilt = dsp.HDLFIRFilter;
创建一个随机噪声输入信号，并为输出分配内存。
L = 100;dataIn = randn (L, 1);dataOut = 0 (L, 1);validOut = false (L, 1);
在输入信号上调用对象，断言输入数据总是有效的。对象每次处理一个数据样本。
为k=1:L[dataOut（k），validOut（k）]=firFilt（dataIn（k），true）；结束
实现部分串行流FIR滤波器
这个例子展示了如何配置dsp。HDLFIRFilter系统对象™作为一个部分串行31-tap低通滤波器。
设计滤波器系数。然后创建一个HDL FIR滤波器System对象。设置FilterStructure来的部分串行收缩压．默认情况下,SerializationOption属性是“有效输入样本之间的最小循环次数”，因此必须使用循环数财产。为了共享10个系数之间的每个乘数，设置循环数到10。
分子= firpm(30，[0 0.1 0.2 0.5]*2，[1 1 0 0]);numCycles = 10;firFilt = dsp。HDLFIRFilter (“分子”分子,..．“FilterStructure”，的部分串行收缩压，“NumberOfCycles”, numCycles);
这个串行滤波器的实现需要10个时间步骤来计算每个输出。创建输入信号dataIn和validIn这样，新数据只应用于每一个循环数时间的步骤。
L = 16;x = fi (randn (L, 1), 1, 16);dataIn = 0 (L * numCycles 1“喜欢”, x);dataIn = x (1: numCycles:结束);validIn = false (L * numCycles, 1);validIn (1: numCycles:结束)= true;
创建一个LogicAnalyzer对象来查看输入和输出信号。
la = dsp。logicAnalyzer(“NumInputPorts”5...．“SampleTime”，1,“时间间隔”长度(dataIn));标签= getDisplayChannelTags (la);modifyDisplayChannel (la、标签{1}“名字”，“dataIn”）;modifyDisplayChannel (la、标签{2}“名字”，“validIn”）;modifyDisplayChannel (la、标签{3}“名字”，“dataOut”）;modifyDisplayChannel (la标记{4},“名字”，“validOut”）;modifyDisplayChannel (la标记{5},“名字”，“准备好了”）;
在输入信号上调用filter System对象，并在Logic Analyzer中查看结果。对象建模HDL管道注册和资源共享，因此波形在对象返回有效输出样本之前显示一个初始延迟。
为k=1:length(dataIn) [dataOut,validOut,ready] = firFilt(dataIn(k)，validIn(k));洛杉矶(dataIn (k), validIn (k), dataOut, validOut,准备好了)结束
创建HDL FIR滤波器系统对象用于HDL代码生成
要从System对象™生成HDL代码，创建一个包含并调用该对象的函数。
创建函数
编写一个函数来创建和调用一个11-tap HDL FIR filter System对象。您可以从这个函数生成HDL代码。
函数[dataOut，validOut]=HDLFIR11Tap（dataIn，validIn）% HDLFIR11Tap%使用dsp处理一个数据样本。HDLFIRFilter系统%的对象。% dataIn是一个定点标量值。你可以从这个函数生成HDL代码。持续的冷杉如果isempty(fir) Numerator = firpm(10，[0 0.1 0.5 1]，[1 10 0]);冷杉= dsp。HDLFIRFilter (“分子”、分子);结束[dataOut, validOut] =冷杉(dataIn validIn);结束
创建函数测试台
清除工作区，创建随机噪声的输入信号，并为输出分配内存。
清楚的变量清楚的HDLFIR11TapL = 200;dataIn = fi (randn (L, 1), 1, 16);validIn = 1 (L,“逻辑”）;dataOut = 0 (L, 1);validOut = false (L, 1);
在输入信号上调用函数。
为k = 1:L [dataOut(k)，validOut(k)] = HDLFIR11Tap(dataIn(k)， validIn(k)));结束
用逻辑分析仪绘制信号。
la = dsp。logicAnalyzer(“NumInputPorts”3,“SampleTime”，1,“时间间隔”L);标签= getDisplayChannelTags (la);modifyDisplayChannel (la、标签{1}“名字”，“dataIn”，“格式”，“模拟”，“高度”, 50);modifyDisplayChannel (la、标签{2}“名字”，“dataOut”，“格式”，“模拟”，“高度”, 50);modifyDisplayChannel (la、标签{3}“名字”，“validOut”）;洛杉矶(dataIn dataOut validOut)
探讨HDL FIR对象的延迟
延迟dsp。HDLFIRFilter系统对象™随过滤器结构、序列化选项以及系数值是否提供优化机会而变化。使用getLatency函数查找特定配置的延迟。延迟是第一个有效输入和第一个有效输出之间的周期数。
创建一个dsp。HDLFIRFilter系统对象™和请求延迟。默认的结构是完全平行收缩的。系数的默认数据类型是“与输入的字长相同”．因此，当你调用getLatency对象函数时，必须指定输入数据类型。该对象将系数值转换为输入数据类型，然后检查对称系数。这分子有31个对称系数，因此该对象优化共享系数，并实现16个乘数。
分子= firpm(30，[0 0.1 0.2 0.5]*2，[1 1 0 0]);要= numerictype(15) 1, 16日;对象只使用单词长度进行系数类型转换hdlfir = dsp。HDLFIRFilter (“分子”、分子);L_sysp = getLatency (hdlfir要发送)
L_sysp = 23
检查同一过滤器的部分串行收缩实现的延迟。默认情况下,SerializationOption属性是“有效输入样本之间的最小循环次数”，因此必须使用循环数财产。要在8个系数之间共享每个乘数，设置循环数8。对象然后优化基于系数对称，所以有16个独特的系数共享8倍每2乘数。这个串行滤波器实现需要每8个周期有效的输入样本。
hdlfir = dsp。HDLFIRFilter (“分子”分子,“FilterStructure”，的部分串行收缩压，“NumberOfCycles”8);L_syss = getLatency (hdlfir要发送)
L_syss = 19
检查非对称完全平行收缩过滤器的延迟。这个分子有31个系数。
分子= sinc (0.4 * [30:0]);hdlfir = dsp。HDLFIRFilter (“分子”、分子);L_sysp = getLatency (hdlfir要发送)
L_sysp = 37
检查与部分串行收缩过滤器相同的非对称过滤器的延迟。在本例中，指定SerializationOption乘以乘数。该对象实现了一个过滤器，它有2个乘数，在输入样本之间需要8个周期。
hdlfir = dsp。HDLFIRFilter (“分子”分子,“FilterStructure”，的部分串行收缩压，..．“SerializationOption”，“最大乘数数”，“NumberOfMultipliers”,2); L_syss=getLatency（hdlfir，输入类型）
L_syss = 37
检查完全并行转置架构的延迟。这个过滤器结构的延迟总是6个周期。
hdlfir = dsp。HDLFIRFilter (“分子”分子,“FilterStructure”，“直接形式转置”）;L_trans = getLatency (hdlfir要发送)
L_trans = 6
提示
重置行为
默认情况下,
dsp。HDLFIRFilter对象只将生成的HDL全局重置连接到控制路径寄存器。这两个重置属性，ResetInputPort和HDLGlobalReset，将重置信号连接到数据路径寄存器。由于重置信号上的额外路由和加载，重置数据路径寄存器会降低合成性能。的
ResetInputPort属性使重置对象的参数。复位信号实现数据路径寄存器的本地同步复位。为了优化FPGA资源的使用，该选项不将复位信号连接到针对FPGA的DSP块的寄存器。的
HDLGlobalReset属性将生成的HDL全局复位信号连接到数据路径寄存器。这个属性不会改变对象的参数或修改MATLAB中的模拟行为。生成的HDL全局重置可以是同步的，也可以是异步的，这取决于您的HDL代码生成设置。根据您的设备，使用全局重置可能会将寄存器移出DSP块并增加资源使用。当你同时设置
ResetInputPort和HDLGlobalReset属性真正的，全局和局部复位信号清除控制和数据路径寄存器。
算法
该系统对象实现了上面描述的算法离散FIR滤波器HDL优化块引用页面。
兼容性的考虑
你也可以从以下列表中选择一个网站:
