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HDL滤波器配置属性

为特定过滤器类型配置系数、复杂输入端口和可选端口

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使用HDL过滤器配置属性，您可以为特定的过滤器类型配置系数、复杂输入端口和可选端口。有关过滤器序列化和管道属性，请参见HDL优化属性．

属性的名称-值参数指定这些属性generatehdl函数。的名字属性名称和价值对应的值。您可以以任意顺序指定多个名称-值参数Name1, Value1,…,“以”,家．

例如:

Fir = dsp。FIRFilter (“结构”，"直接形式反对称"）;generatehdl(杉木、“InputDataType”15) numerictype(16日,“CoefficientSource”，“ProcessorInterface”）;

系数

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可编程滤波器系数的来源，指定为“内部”或“ProcessorInterface”．此属性仅适用于FIR滤波器的可编程滤波器系数而且IIR滤波器的可编程滤波器系数．

  • “内部”—编码器从filter对象中获取filter系数。这些系数在生成的HDL代码中是硬编码的。

  • “ProcessorInterface”-编码器为过滤器系数生成一个内存接口。你可以用一个外部微处理器来驱动这个接口。为过滤器生成的VHDL实体或Verilog模块包括以下用于处理器接口的端口:

    • coeffs_in-系数数据输入端口

    • write_address-写地址系数内存

    • write_enable-系数存储器的写使能信号

    • write_done-表示系数写操作完成的信号

    方法为该接口指定输入刺激TestBenchCoeffStimulus财产。

    对于串行FIR滤波器，您还可以指定存储可编程系数的内存类型CoefficientMemory财产。

可编程滤波器系数的内存类型，指定为“注册”，“DualPortRAMs”,或“SinglePortRAMs”．此属性仅适用于FIR滤波器的可编程滤波器系数采用完全串行、部分串行或级联串行结构。

  • “注册”编码器生成一个用于存储可编程系数的注册文件。

  • “SinglePortRAMs”或“DualPortRAMs”编码器生成相应的RAM接口，用于存储可编程系数。

依赖关系

此属性仅在设置时应用CoefficientSource来“ProcessorInterface”．如果编码器没有为可编程系数生成接口，则此CoefficientMemory属性被忽略。

可选端口

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生成复杂的输入数据端口，指定为“关闭”或“上”．当过滤器设计需要复杂的输入数据时，请使用此选项。看到使用复杂数据和系数．当您将此属性设置为“上”，编码器为复杂信号的实部和虚部生成端口和信号路径。

属性可以自定义端口名称ComplexRealPostfix而且ComplexImagPostfix属性。

依赖关系

要生成复杂的输入，还必须设置CoefficientSource来“内部”．当从处理器接口获得过滤器系数时，不支持复杂输入万博1manbetx。

生成的时钟输入类型，指定为“单一”或“多”．此属性仅适用于多重速率的过滤器．

  • “单一”-为过滤器生成的VHDL实体或Verilog模块有一个时钟输入，一个相关的时钟使能输入和一个时钟使能输出。生成的代码包括一个计数器，用于控制数据传输到滤波器输出(用于抽取滤波器)或输入(用于插值滤波器)的时间。计数器起辅助时钟的作用。抽取或插值因子决定计数器的时钟速率。该选项为FPGA设计提供了一个自包含的时钟解决方案。

    若要自定义这些时钟输入和输出的名称，请参见ClockInputPort，ClockEnableInputPort,ClockEnableOutputPort属性。

    插补器也通过时钟使输入信号到一个名为ce_in．该信号表示对象何时接受输入样本。您可以使用此信号来控制上游数据流。不能自定义此端口名称。

  • “多”-为过滤器生成的VHDL实体或Verilog模块对于多速率过滤器的每个速率都有单独的时钟输入。每个时钟输入都有一个相关联的时钟使能输入。编码器不生成时钟启用输出。提供与所需的抽取或插值因子相对应的输入时钟信号。

    这个选项提供了比单一时钟输入更大的灵活性。但是，多个时钟输入假设您提供了更高级别的HDL代码来驱动过滤器的输入时钟。编码器不会在多个时钟域之间生成同步器。如果生成一个测试平台，请检查clk_gen每个时钟的进程。

    以下过滤器不支持万博1manbetx“多”：

    • 具有部分串行架构的过滤器

    • 多级采样率转换器:dsp。FIRRateConverter，dsp。FarrowRateConverter，或multiratedsp。FilterCascade

有关示例，请参见多速率过滤器的时钟端口．

生成速率端口，指定为“关闭”或“上”．此属性仅适用于可变速率CIC滤波器．

当您将此属性设置为“上”，编码器生成率而且load_rate过滤器的端口。可变速率CIC滤波器具有可编程的速率变化因子。当你断言load_rate信号,率端口加载速率因子。只能为全精度过滤器生成速率端口。

属性，可以自定义速率端口刺激TestBenchRateStimulus财产。

分数延迟输入端口名称，指定为“filter_fd”、字符向量或字符串标量。此属性仅适用于单速率法罗滤波器．例如:

Farrowfilt = dsp。VariableFractionalDelay (“InterpolationMethod”，“法罗”）;generatehdl (farrowfilt“InputDataType”17) numerictype(18日,.．.“FractionalDelayDataType”numerictype (7),.．.“FracDelayPort”，“fractional_delay”）;

如果指定的值是目标语言中的保留字，编码器将添加后缀_rsvd取这个值。属性可以更新后缀值ReservedWordPostfix财产。详情请参见解决HDL保留字冲突．

方法来自定义分数延迟刺激TestBenchFracDelayStimulus财产。

提示

如果你使用fdhdltool函数生成HDL代码，您可以在“生成HDL”对话框中设置相应的属性。

过滤器类型 财产 对话框位置
具有可编程系数的FIR或IIR滤波器 系数来源 过滤器体系结构选项卡
串行结构和可编程系数的FIR滤波器 系数的记忆 过滤器体系结构选项卡,系数来源设置为处理器接口
使用复杂输入数据进行筛选 输入的复杂性 全局设置选项卡>港口选项卡
多重速率的过滤器 时钟输入 全局设置选项卡
CIC滤波器 添加速率端口 过滤器体系结构选项卡
单速率法罗滤波器 分数延迟端口 全局设置选项卡>港口选项卡

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