简单锁相环模型的设计与评价

开放脚本

此示例演示如何使用参考体系结构设计简单锁相环（PLL），并使用PLL测试台对其进行验证。

PLL是一种频率合成器系统，它产生的输出信号的相位取决于其输入信号的相位。最简单的形式是，PLL由相位/频率检测器（PFD）、电荷泵、环路滤波器、压控振荡器（VCO）组成，以及反馈回路中的时钟分频器。PFD和电荷泵共同产生与其两个输入信号的相位差成比例的误差信号。环路滤波器去除驱动VCO的误差信号的高频分量。VCO的输出通过时钟分频器馈送至PFD的输入，从而产生负反馈回路。

混合信号块集™ 提供参考架构以设计简单的PLL模型和测试台，以验证所设计的模型符合设计规范。

建立锁相环测试台模型

打开模型单纯形作为支持文件附加到此示例。该模型由一个带单模预分频器的整数N万博1manbetx锁相环和一个锁相环测试台组成。

开放式系统('simplepl.slx')

锁相环规格和损伤

使用的数据表Skyworks SKY73134-11设计锁相环系统锁定在2.8GHz。

双击Integer N PLL with Single Modules Prescaler块以打开块参数对话框，并验证这些设置：*检查是否在PFD和电荷泵选项卡。*在电荷泵选项卡，该输出电流设置为2.7妈，这个死区补偿和输入阈值参数保持为默认值。

在压控振荡器选项卡，该压控振荡器灵敏度设置为20兆赫/伏自由运行频率略低于目标锁定频率，并设置为2.78千兆赫相位噪声频率偏移设置为[100e3 1e6 3e6 10e6]赫兹和相位噪声级（dBc/Hz）设置为[−108−134−145−154]dBc/Hz。